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公开(公告)号：CN113809168A
公开(公告)日：2021-12-17
申请号：CN202011522427.X
申请日：2020-12-21
Applicant: 英特尔公司
IPC: H01L29/778 , H01L21/34
Abstract: 实施例包括二维(2D)半导体片晶体管以及形成这种器件的方法。在实施例中，一种半导体器件包括2D半导体片的堆叠体，其中，所述2D半导体片中的个体2D半导体片具有第一端和与第一端相对的第二端。在实施例中，第一间隔体在所述2D半导体片的第一端之上，并且第二间隔体在所述2D半导体片的第二端之上。实施例还包括在第一间隔体与第二间隔体之间的栅电极、与所述2D半导体片的第一端相邻的源极接触部和与所述2D半导体片的第二端相邻的漏极接触部。
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公开(公告)号：CN114664824A
公开(公告)日：2022-06-24
申请号：CN202111401562.3
申请日：2021-11-22
Applicant: 英特尔公司
Inventor： A·V·佩努马季哈 , S·H·宋 , J·卡瓦列罗斯 , U·阿维奇 , T·特罗尼克 , S·希瓦拉曼 , D·梅里尔 , T·布朗-赫夫特 , K·马克西 , M·梅茨 , I·扬
IPC: H01L27/092 , H01L21/8238 , H01L29/51 , H01L27/22 , H01L27/24
Abstract: 一种互补金属氧化物半导体(CMOS)晶体管包括第一晶体管，该第一晶体管具有在第一沟道之上的第一栅极电介质层，其中第一栅极电介质层包括Hf1‑xZxO2，其中0.33＜x＜0.5。第一晶体管还包括在第一栅极电介质层上的第一栅极电极以及在第一栅极电极的相对侧上的第一源极区域和第一漏极区域。CMOS晶体管还包括与第一晶体管相邻的第二晶体管。第二晶体管包括在第二沟道之上的第二栅极电介质层、在第二栅极电介质层上的第二栅极电极以及在第二栅极电极的相对侧上的第二源极区域和第二漏极区域，其中第二栅极电介质层包括Hf1‑xZxO2，其中0.5＜x＜0.99。
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公开(公告)号：CN115863415A
公开(公告)日：2023-03-28
申请号：CN202211017907.X
申请日：2022-08-24
Applicant: 英特尔公司
Abstract: 相对于包括2D材料沟道和2D材料沟道上的异质2D材料并且被耦合到源极和漏极金属的晶体管、及其制造，讨论了晶体管、设备、系统和方法。晶体管的2D材料沟道允许栅极长度缩放、改进的开关性能和其它优点，并且异质2D材料改善了晶体管设备的接触电阻。
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公开(公告)号：CN118281072A
公开(公告)日：2024-07-02
申请号：CN202311266568.3
申请日：2023-09-27
Applicant: 英特尔公司
Inventor： C-C·林 , K·P·奥布莱恩 , A·V·佩努马季哈 , C·多罗 , K·马克西 , C·H·内勒 , 褚涛 , 许国伟 , U·阿维奇 , 张凤 , 洪挺翔 , A·北村 , M·S·卡夫里克
IPC: H01L29/786 , H01L29/06 , H01L27/088 , H01L21/34 , B82Y10/00 , B82Y30/00 , B82Y40/00
Abstract: 公开了具有与绝缘体材料支撑物堆叠在一起的沟道材料的晶体管。晶体管和集成电路系统包括材料层的堆叠体内的2D沟道材料层，还包括位于2D沟道材料层上方和/或下方的一个或多个绝缘体(例如，电介质)材料。这些支撑绝缘体层可以是非牺牲性的，而起始材料堆叠体内的其他材料层可以是牺牲性的，例如由栅极绝缘体和/或栅极材料替代。在一些示例性实施例中，2D沟道材料是金属硫属化物，并且支撑绝缘体层有利地是具有低介电常数的电介质材料成分。
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公开(公告)号：CN115863429A
公开(公告)日：2023-03-28
申请号：CN202211017389.1
申请日：2022-08-24
Applicant: 英特尔公司
IPC: H01L29/78 , H01L27/088 , H01L21/8234
Abstract: 本公开涉及具有单层边缘接触的晶体管结构。在本文中描述的实施例可以和与晶体管结构有关的装置、工艺和技术有关，所述晶体管结构包括在栅极金属上的氧化物材料内的单层。可以存在这些结构的堆叠。在实施例中，可以包括半导体材料的单层可以包括堆叠在彼此的顶部上的多个单层片。可以描述和/或要求保护其它实施例。
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公开(公告)号：CN115863347A
公开(公告)日：2023-03-28
申请号：CN202211019057.7
申请日：2022-08-24
Applicant: 英特尔公司
IPC: H01L27/092 , H01L21/8256
Abstract: 描述了具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管。在示例中，一种集成电路结构包括第一器件，该第一器件包括第一二维(2D)材料层和围绕第一2D材料层的第一栅极堆叠体。第一栅极堆叠体具有围绕栅极电介质层的栅电极。第二器件堆叠在第一器件上。第二器件包括第二2D材料层以及围绕第二2D材料层的第二栅极堆叠体。第二栅极堆叠体具有围绕栅极电介质层的栅电极。第二2D材料层具有不同于第一2D材料层的成分的成分。
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公开(公告)号：CN115842025A
公开(公告)日：2023-03-24
申请号：CN202210997683.7
申请日：2022-08-19
Applicant: 英特尔公司
IPC: H01L27/12 , H01L29/786
Abstract: 描述了具有与二维(2D)沟道材料集成的应变引发结构的薄膜晶体管。在示例中，一种集成电路结构包括位于衬底上方的二维(2D)材料层。栅极堆叠体位于该2D材料层上，该栅极堆叠体具有与第二侧相对的第一侧。第一栅极间隔体位于该2D材料层上并且与该栅极堆叠体的第一侧相邻。第二栅极间隔体位于该2D材料层上并且与该栅极堆叠体的第二侧相邻。第一栅极间隔体和第二栅极间隔体在该2D材料层上引发应变。第一导电结构位于该2D材料层上并且与第一栅极间隔体相邻。第二导电结构位于该2D材料层上并且与第二栅极间隔体相邻。
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