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公开(公告)号：KR100737376B1
公开(公告)日：2007-07-09
申请号：KR1020060056388
申请日：2006-06-22
Applicant: 한국전자통신연구원
Abstract: 본 발명은 문턱전압 보상 회로를 포함하는 픽셀 구동 회로에 관한 것이다. 본 발명의 픽셀 구동 회로는 입력된 전류 데이터가 통과하는 다이오드 연결 형태의 제1 트랜지스터와, 제1 트랜지스터에 흐르는 전류 데이터를 복사하는 제2 트랜지스터와, 제2 트랜지스터에 직렬 연결되는 제3 트랜지스터와, 전원전압단과 제3 트랜지스터 간에 다이오드 연결되는 제4 트랜지스터, 그리고 전원전압단에 연결되며 제3 트랜지스터에 흐르는 전류 데이터를 복사하여 발광소자에 공급하는 구동 트랜지스터를 포함한다. 본 발명의 픽셀 구동 회로는 각 픽셀을 구동하는 구동 트랜지스터의 문턱전압을 보상하므로 인가되는 전류 데이터 정보에 따른 픽셀의 밝기 균일성을 일정하게 유지할 수 있다.
전류 구동형, OLED, 픽셀 구동회로, 문턱전압 보상, 전류미러. 디멀티플렉서-
公开(公告)号：KR1020070059874A
公开(公告)日：2007-06-12
申请号：KR1020060056388
申请日：2006-06-22
Applicant: 한국전자통신연구원
CPC classification number: G09G3/325 , G09G2300/043 , G09G2310/0262 , G09G2310/027 , G09G2310/0297 , G09G2320/0233
Abstract: A pixel driving circuit is provided to prevent non-uniformity of a threshold voltage in a pixel driving transistor by implementing a threshold voltage compensation circuit in a pixel driving circuit. A pixel driving circuit includes first to fourth transistors(M1,M2,M3,M4) and a driving transistor(M5). The diode connected type first transistor passes current data(Idata). The second transistor copies the current data, which flows in the first transistor. The third transistor is series-connected to the second transistor. The fourth transistor is connected between a voltage source(VDD) and the third transistor. The driving transistor, which is connected to the voltage source, copies the current data, which flows in the third transistor, and supplies the copied current data to a light emitting element(OLED).
Abstract translation: 提供像素驱动电路，以通过在像素驱动电路中实现阈值电压补偿电路来防止像素驱动晶体管中的阈值电压的不均匀。 像素驱动电路包括第一至第四晶体管（M1，M2，M3，M4）和驱动晶体管（M5）。 二极管连接型第一晶体管传递当前数据（Idata）。 第二晶体管复制在第一晶体管中流动的电流数据。 第三晶体管串联连接到第二晶体管。 第四晶体管连接在电压源（VDD）和第三晶体管之间。 连接到电压源的驱动晶体管复制在第三晶体管中流动的电流数据，并将复制的电流数据提供给发光元件（OLED）。
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公开(公告)号：KR100766073B1
公开(公告)日：2007-10-11
申请号：KR1020060050320
申请日：2006-06-05
Applicant: 한국전자통신연구원
IPC: H03M3/04
Abstract: 본 발명은 시그마 델타 변조기 및 시그마 델타 변조기의 디지털-아날로그 변환기에 관한 것으로, 특히 OP 앰프를 이용한 스위치드 캐패시터 구조에 적용되어 단일 입출력시 1개 캐패시터를 제안한 스위칭 기법을 이용하여 3개 레벨을 초과하는 디지털-아날로그 변환기를 구현함으로써 디지털-아날로그 변환기의 캐패시터 부정합에 의한 비선형특성을 제거하고 캐패시터 대비 디지털-아날로그 변환기의 출력 레벨 개수의 확장을 목적으로 한다. 또한 디지털-아날로그 변환기용 캐패시터를 확장함으로써 일반 디지털-아날로그 변환기를 적용하여 캐패시터 대비 디지털-아날로그 변환기의 출력 레벨수를 확장할 수 있다.
시그마 델타 변조기, 스위치드 캐패시터 구조, DAC-
公开(公告)号：KR1020070059857A
公开(公告)日：2007-06-12
申请号：KR1020060050320
申请日：2006-06-05
Applicant: 한국전자통신연구원
IPC: H03M3/04
CPC classification number: H03M3/50 , H03M2201/61 , H03M2201/6372 , H03M2201/8152
Abstract: A multi-bit sigma delta modulator with one DAC capacitor and a DAC(Digital-Analog Converter) for the multi-bit sigma delta modulator are provided to increase the number of output levels of the DAC by expanding the DAC capacitor. A multi-bit sigma delta modulator includes an operation amplifier(21), a sampling capacitor(22), an integration capacitor(23), a DAC capacitor(24), switches(25,26,27), and a switching controller(28). The sampling capacitor(22) is connected between the first switch(26) and an input terminal of the operation amplifier(21). The first switch(26) is connected between the input terminal of the operation amplifier(21) and a ground. The second switch(27) is connected between an input(IN) and the sampling capacitor(22). The integration capacitor(23) connects an output(OUT) and the input terminal of the operation amplifier(21) to form a negative feedback loop. The DAC capacitor(24) is connected between the DAC switch(25) and the input terminal of the operation amplifier(21). The DAC switch(25) connects reference voltages(Vrefp,Vcm,Vrefn) to the DAC capacitor(24) for a DAC of a switched capacitor structure to perform a desired operation. The switching controller(28) controls operation of the DAC switch(25) by generating a control signal according to an ADC output code of a modulator.
Abstract translation: 提供具有一个DAC电容器的多位Σ-Δ调制器和用于多位Σ-Δ调制器的DAC（数模转换器），以通过扩展DAC电容器来增加DAC的输出电平数量。 多位Σ-Δ调制器包括运算放大器（21），采样电容器（22），积分电容器（23），DAC电容器（24），开关（25,26,27）和开关控制器 28）。 采样电容器（22）连接在第一开关（26）和运算放大器（21）的输入端子之间。 第一开关（26）连接在运算放大器（21）的输入端和地之间。 第二开关（27）连接在输入（IN）和采样电容器（22）之间。 积分电容器（23）连接输出（OUT）和运算放大器（21）的输入端，以形成负反馈回路。 DAC电容器（24）连接在DAC开关（25）和运算放大器（21）的输入端子之间。 DAC开关（25）将用于开关电容器结构的DAC的参考电压（Vrefp，Vcm，Vrefn）连接到DAC电容器（24）以执行期望的操作。 开关控制器（28）通过根据调制器的ADC输出代码产生控制信号来控制DAC开关（25）的操作。
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Patent Agency Ranking
公开(公告)号：KR100673483B1
公开(公告)日：2007-01-24
申请号：KR1020040097479
申请日：2004-11-25
Applicant: 한국전자통신연구원
CPC classification number: H03M1/0604 , H03M1/1215 , H03M1/167 , H03M1/804
Abstract: 본 발명의 다중 경로 아날로그 디지털 변환기는 별도의 오프셋 보정회로의 추가 없이, 우수한 오프셋 제거를 달성한다.
다중 파이프 라인 아날로그 디지털 변환기는 아날로그 디지털 변환기 및 멀티 플라잉 디지털 아날로그 변환기를 포함하며, 상기 멀티 플라잉 디지털 아날로그 변환기는 샘플링 구간 동안 증폭기의 동작을 최적화 하거나, 증폭기의 보상 커패시터의 용량을 증가시키거나, 증폭기에 인가되는 바이어스 전류를 조절함으로써 오프셋을 효과적으로 제거할 수 있다.-
公开(公告)号：KR100702364B1
公开(公告)日：2007-04-02
申请号：KR1020060060355
申请日：2006-06-30
Applicant: 한국전자통신연구원
IPC: H03K3/037
Abstract: 본 발명은 슬립제어 신호(SLP)의 제어하에 입력 데이터를 반전시켜 출력하는 데이터 반전 회로부, 상기 데이터 반전 회로부에서 출력되는 데이터 신호를 클럭 제어 신호(CLK)의 제어에 의해 전달하는 전달 게이트, 상기 전달 게이트에서 출력되는 데이터 신호를 리셋 제어 신호(RS)와 슬립 제어 신호(SLP)의 제어에 의해 출력하는 신호 제어 회로부, 상기 신호 제어 회로부에서 출력되는 신호를 피드백하여 슬립 모드시에 데이터를 보전하는 피드백 회로부로 구성된 것으로서, 소자의 기술이 나노급으로 스케링됨에 따라 누설전류에 의한 전력소모를 최소화시킬 뿐만 아니라 낮은 문턱 전압을 갖는 소자의 사용으로 인해 로직 회로의 고속동작에도 크게 기여할 수 있다.
래치회로, MTCMOS, 다중문턱, 슬립모드Abstract translation: 本发明是一个传输门，该传输是通过从数据反相电路输出的数据信号传送，数据反转电路，该电路由时钟控制信号的控制下，休眠控制信号的（SLP）的控制下反转的输入数据输出（CLK） 由是从栅极到复位控制信号的控制输出的数据信号（RS）和休眠控制信号（SLP）信号控制电路输出，反馈到从信号控制电路输出的反馈信号在所述睡眠模式时保存数据 随着器件技术缩小至纳米级，不仅可以使由漏电流引起的功耗最小化，而且由于使用具有低阈值电压的器件而有助于逻辑电路的高速操作。
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公开(公告)号：KR100619474B1
公开(公告)日：2006-09-08
申请号：KR1020040103714
申请日：2004-12-09
Applicant: 한국전자통신연구원
IPC: G06F1/04
Abstract: 본 발명은 선택신호들의 조합에 따라 지연시간이 조절되도록 함으로써 출력신호 간의 비중첩 시간을 임의로 조절할 수 있는 프로그래머블 클럭 제너레이터에 관해 개시한다. 클럭 제너레이터를 칩으로 제작한 후에도 사용자가 임의로 선택신호들을 입력하여 비중첩 시간을 조절할 수 있으므로 비중첩 시간이 고정되는 종래의 클럭 제너레이터에 비해 사용 효율이 높고, 또한, 칩의 크기가 증가되어도 데이터 전달시 에러가 발생되지 않는다. 각 구성요소의 성능을 최적화시키면 저전력 및 고효율의 클럭 제너레이터를 구현할 수 있으며, 동기식 순차 시스템으로 작동하는 고성능 마이크로 프로세서 등에 활용될 수 있다.
클럭 제너레이터, 지연시간, 비중첩 시간, 선택신호, 프로그래머블-
公开(公告)号：KR1020060065011A
公开(公告)日：2006-06-14
申请号：KR1020040103714
申请日：2004-12-09
Applicant: 한국전자통신연구원
IPC: G06F1/04
Abstract: 본 발명은 선택신호들의 조합에 따라 지연시간이 조절되도록 함으로써 출력신호 간의 비중첩 시간을 임의로 조절할 수 있는 프로그래머블 클럭 제너레이터에 관해 개시한다. 클럭 제너레이터를 칩으로 제작한 후에도 사용자가 임의로 선택신호들을 입력하여 비중첩 시간을 조절할 수 있으므로 비중첩 시간이 고정되는 종래의 클럭 제너레이터에 비해 사용 효율이 높고, 또한, 칩의 크기가 증가되어도 데이터 전달시 에러가 발생되지 않는다. 각 구성요소의 성능을 최적화시키면 저전력 및 고효율의 클럭 제너레이터를 구현할 수 있으며, 동기식 순차 시스템으로 작동하는 고성능 마이크로 프로세서 등에 활용될 수 있다.
클럭 제너레이터, 지연시간, 비중첩 시간, 선택신호, 프로그래머블-
公开(公告)号：KR1020060058791A
公开(公告)日：2006-06-01
申请号：KR1020040097479
申请日：2004-11-25
Applicant: 한국전자통신연구원
CPC classification number: H03M1/0604 , H03M1/1215 , H03M1/167 , H03M1/804
Abstract: 본 발명의 다중 경로 아날로그 디지털 변환기는 별도의 오프셋 보정회로의 추가 없이, 우수한 오프셋 제거를 달성한다.
다중 파이프 라인 아날로그 디지털 변환기는 아날로그 디지털 변환기 및 멀티 플라잉 디지털 아날로그 변환기를 포함하며, 상기 멀티 플라잉 디지털 아날로그 변환기는 샘플링 구간 동안 증폭기의 동작을 최적화 하거나, 증폭기의 보상 커패시터의 용량을 증가시키거나, 증폭기에 인가되는 바이어스 전류를 조절함으로써 오프셋을 효과적으로 제거할 수 있다.
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