公开(公告)号：WO2005017976A3

公开(公告)日：2005-04-28

申请号：PCT/EP2004051772

申请日：2004-08-11

Applicant: IBM ,  IBM UK ,  DENNARD ROBERT ,  HAENSCH WILFRIED ,  HANAFI HUSSEIN

Inventor： DENNARD ROBERT ,  HAENSCH WILFRIED ,  HANAFI HUSSEIN

IPC: H01L21/336 ,  H01L21/762 ,  H01L29/786

CPC classification number: H01L29/78696 ,  H01L21/76256 ,  H01L21/76275 ,  H01L29/66772 ,  H01L29/78648 ,  H01L29/78654

Abstract: The present invention provides SOI CMOS technology whereby a polysilicon back-gate is used to control the threshold voltage of the front-gate device, and the nMOS and pMOS back-gates are switched independently of each other and the front gates. Specifically, the present invention provides a method of fabricating a back-gated fully depleted CMOS device in which the device's back-gate is self-aligned to the device's front-gate as well as the source/drain extension. Such a structure minimizes the capacitance, while enhancing the device and circuit performance. The back-gated fully depleted CMOS device of the present invention is fabricated using existing SIMOX (separation by ion implantation of oxygen) or bonded SOI wafers, wafer bonding and thinning, polySi etching, low-pressure chemical vapor deposition and chemical-mechanical polishing.

Abstract translation: 本发明提供SOI CMOS技术，其中使用多晶硅背栅来控制前栅器件的阈值电压，并且nMOS和pMOS背栅相互独立地切换并且前栅极被切换。 具体而言，本发明提供了一种制造背栅全耗尽CMOS器件的方法，其中器件的背栅与器件的前栅以及源/漏延伸部自对准。 这样的结构使电容最小化，同时增强了器件和电路性能。 使用现有的SIMOX（通过氧离子注入分离）或键合SOI晶片，晶片键合和减薄，多晶Si刻蚀，低压化学气相沉积和化学机械抛光来制造本发明的背栅全耗尽CMOS器件。

公开(公告)号：JPH10290009A

公开(公告)日：1998-10-27

申请号：JP31242997

申请日：1997-11-13

Applicant: IBM

Inventor： BERRY WAYNE S ,  FAUL JUERGEN ,  HAENSCH WILFRIED ,  MOHLER RICK L

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/762 ,  H01L21/8234 ,  H01L21/8242 ,  H01L27/108

Abstract: PROBLEM TO BE SOLVED: To obtain the adjusting technique of the corner conduction in a field effect transistor having no connection with a channel conduction by a method wherein a gate oxide, extending along a part of the side face of a conductive channel, and a part of a gate electrode are provided on the boundary surface of a conductive channel and a trench structure. SOLUTION: A transistor has a conductive channel 10' having a relatively wide width, in the substrate 10 located between each shallow type trench isolation structure 12 and under a gate oxide 14 and a gate electrode 16. When the gate electrode voltage Vt, which is sufficient to turn off the main channel conduction, is applied to the gate electrode 16, the electric field in the conductive channel 10' is made uniform as an equipotential line 18. Corner conduction can be made possible on a part of a narrow width channel where the cross section of the conductive channel is relatively made larger. Accordingly, the degree of contribution of the corner conduction to transistor conduction becomes relatively larger, or on the contrary, larger Vt is required.

公开(公告)号：WO2013101790A3

公开(公告)日：2015-06-11

申请号：PCT/US2012071579

申请日：2012-12-24

Applicant: IBM

Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  BU HUIMING ,  HAENSCH WILFRIED ,  LEOBANDUNG EFFENDI ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L21/00

CPC classification number: H01L29/41791 ,  H01L29/66795

Abstract: A method is provided for fabricating a finFET device. Fin structures are formed over a BOX layer. The fin structures include a semiconductor layer and extend in a first direction. A gate stack is formed on the BOX layer over the fin structures and extending in a second direction. The gate stack includes a high-K dielectric layer and a metal gate. Gate spacers are formed on sidewalls of the gate stack, and an epi layer is deposited to merge the fin structures. Ions are implanted to form source and drain regions, and dummy spacers are formed on sidewalls of the gate spacers. The dummy spacers are used as a mask to recess or completely remove an exposed portion of the epi layer. Silicidation forms silicide regions that abut the source and drain regions and each include a vertical portion located on the vertical sidewall of the source or drain region.

Abstract translation: 提供了一种用于制造finFET器件的方法。 翅片结构形成在BOX层上。 翅片结构包括半导体层并沿第一方向延伸。 栅极叠层形成在鳍状结构上的BOX层上并沿第二方向延伸。 栅极堆叠包括高K电介质层和金属栅极。 栅极间隔物形成在栅极堆叠的侧壁上，并且沉积外延层以使翅片结构合并。 植入离子以形成源极和漏极区，并且在栅极间隔物的侧壁上形成虚设间隔物。 虚拟间隔物用作掩模以凹进或完全去除外延层的暴露部分。 硅化形成邻接源极和漏极区域的硅化物区域，并且每个都包括位于源极或漏极区域的垂直侧壁上的垂直部分。

公开(公告)号：DE602004003967T2

公开(公告)日：2007-08-30

申请号：DE602004003967

申请日：2004-08-11

Applicant: IBM

Inventor： DENNARD ROBERT ,  HAENSCH WILFRIED ,  HANAFI HUSSEIN

IPC: H01L21/00 ,  H01L21/336 ,  H01L21/762 ,  H01L29/786

Abstract: provides SOI CMOS technology whereby a polysilicon back-gate is used to control the threshold voltage of the front-gate device, and the nMOS and pMOS back-gates are switched independently of each other and the front gates. Specifically, the present invention provides a method of fabricating a back-gated fully depleted CMOS device in which the device's back-gate is self-aligned to the device's front-gate as well as the source/drain extension. Such a structure minimizes the capacitance, while enhancing the device and circuit performance. The back-gated fully depleted CMOS device of the present invention is fabricated using existing SIMOX (separation by ion implantation of oxygen) or bonded SOI wafer bonding and thinning, polySi etching, low-pressure chemical vapor deposition and chemical-mechanical polishing.

公开(公告)号：GB2511445B

公开(公告)日：2015-11-25

申请号：GB201408705

申请日：2012-12-24

Applicant: IBM

Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  BU HUIMING ,  LEOBANDUNG EFFENDI ,  HAENSCH WILFRIED ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L29/417 ,  H01L29/66

公开(公告)号：SG64454A1

公开(公告)日：1999-04-27

申请号：SG1997003836

申请日：1997-10-22

Applicant: IBM

Inventor： BERRY WAYNE S ,  FAUL JUERGEN ,  HAENSCH WILFRIED ,  MOHLER RICK L

IPC: H01L21/28 ,  H01L21/762 ,  H01L29/78 ,  H01L21/8234 ,  H01L21/8242 ,  H01L27/108 ,  H01L21/8232

Abstract: Corner conduction in a conduction channel of a field effect transistor is controlled by the geometrical configuration of the gate oxide and gate electrode at the sides of the conduction channel. Rounding the corners of the conduction channel or forming depressions at edges of trench structures such as deep or shallow trench isolation structures and/or trench capacitors develop recesses in a surface of a substrate at an interface of active areas and trench structures in which a portion of the gate oxide and gate electrode are formed so that the gate oxide and gate electrode effectively wrap around a portion of the conduction channel of the transistor. Particularly when such transistors are formed in accordance with sub-micron design rules, the geometry of the gate electrode allows the electric field in the conduction channel to be modified without angled implantation to regulate the effects of corner conduction in the conduction channel. Thus the conduction characteristic near cut-off can be tailored to specific applications and conduction/cut-off threshold voltage can be reduced at will utilizing a simple, efficient and high-yield manufacturing process.

公开(公告)号：DE112014005890T5

公开(公告)日：2016-09-15

申请号：DE112014005890

申请日：2014-12-04

Applicant: IBM

Inventor： HAN SHU-JEN ,  HANNON JAMES B ,  HAENSCH WILFRIED

IPC: H01L29/78 ,  H01L21/336

Abstract: Eine Halbleitereinheit umfasst ein Substrat, welches sich entlang einer ersten Richtung, wodurch eine Länge definiert wird, und einer zweiten Richtung senkrecht zu der ersten Richtung erstreckt, wodurch eine Höhe definiert wird. Das Substrat umfasst eine Dielektrikumsschicht und mindestens einen Gate-Stapel, der auf der Dielektrikumsschicht ausgebildet ist. Ein Source-Kontakt ist in Nachbarschaft zu einer ersten Seite des Gate-Stapels ausgebildet und ein Drain-Kontakt ist in Nachbarschaft zu einer gegenüber liegenden zweiten Seite des Gate-Stapels ausgebildet. Ein Kohlenstoff-Nanoröhrchen ist auf dem Source-Kontakt und dem Drain-Kontakt ausgebildet. Ein erster Abschnitt des Nanoröhrchens bildet eine Source. Ein zweiter Abschnitt bildet einen Drain. Ein dritter Abschnitt ist zwischen der Source und dem Drain angeordnet, wodurch ein Gate-Kanal gebildet wird, welcher sich entlang der ersten Richtung erstreckt. Die Source und der Drain erstrecken sich entlang der zweiten Richtung und weisen eine größere Länge als der Gate-Kanal auf.

公开(公告)号：MY122084A

公开(公告)日：2006-03-31

申请号：MYPI9704939

申请日：1997-10-20

Applicant: IBM

Inventor： BERRY WAYNE S ,  FAUL JUERGEN ,  HAENSCH WILFRIED ,  MOHLER RICK L

IPC: H01L21/3205 ,  H01L21/28 ,  H01L29/78 ,  H01L21/336 ,  H01L21/762 ,  H01L21/8234 ,  H01L21/8242 ,  H01L27/108

Abstract: CORNER CONDUCTION IN A CONDUCTION CHANNEL (10) OF A FIELD EFFECT TRANSISTOR IS CONTROLLED BY THE GEOMETRICAL CONFIGURATION OF THE GATE OXIDE (14, 34, 140) AND SATE ELECTRODE (16, 36, 142) AT THE SIDES OF THE CONDUCTION CHANNEL. ROUNDING THE CORNERS OF THE CONDUCTION CHANNEL OR FORMING DEPRESSIONS (30, 128) AT EDGES OF TRENCH STRUCTURES SUCH AS DEEP OR SHALLOW TRENCH ISOLATION STRUCTURES (12, 26, 112) AND/OR TRENCH CAPACITORS DEVELOP RECESSES IN A SURFACE OF A SUBSTRATE (10) AT AN INTERFACE OF ACTIVE AREAS AND TRENCH STRUCTURES IN WHICH A PORTION OF THE GATE OXIDE AND GATE ELECTRODE ARE FORMED SO THAT THE GATE OXIDE AND GATE ELECTRODE EFFECTIVELY WRAP AROUND A PORTION OF THE CONDUCTION CHANNEL OF THE TRANSISTOR. PARTICULARLY WHEN SUCH TRANSISTORS ARE FORMED IN ACCORDANCE WITH SUB-MICRON DESIGN RULE, THE GEOMETRY OF THE GATE ELECTRODE ALLOWS THE ELECTRIC FIELDS IN THE CONDUCTION CHANNEL TO BE MODIFIED WITHOUT ANGLED IMPLANTATION TO REGULATE THE EFFECTS OF CORNER CONDUCTION IN THE CONDUCTION CHANNEL. THUS THE CONDUCTION CHARACTERISTIC NEAR CUT-OFF CAN BE TAILORED TO SPECIFIC APPLICATIONS AND CONDUCTION/CUT-OFF THRESHOLD VOLTAGE CAN BE REDUCED AT WILL UTILIZING A SIMPLE, EFFICIENT AND HIGH-YIELD MANUFACTURING PROCESS. (FIG. 1A)

公开(公告)号：DE112014005890B4

公开(公告)日：2017-02-09

申请号：DE112014005890

申请日：2014-12-04

Applicant: IBM

Inventor： HAN SHU-JEN ,  HANNON JAMES B ,  HAENSCH WILFRIED

IPC: H01L29/78 ,  B82Y10/00 ,  H01L21/336 ,  H01L29/16 ,  H01L29/43

Abstract: Halbleitereinheit (200), aufweisend: ein Substrat (100), welches sich entlang einer ersten Richtung, wodurch eine Länge definiert wird, und einer zweiten Richtung senkrecht zu der ersten Richtung erstreckt, wodurch eine Höhe definiert wird, wobei das Substrat (100) eine Dielektrikumsschicht (104) und mindestens einen Gate-Stapel (106) umfasst, der auf der Dielektrikumsschicht (104) ausgebildet ist; einen Source-Kontakt (115), der in Nachbarschaft zu einer ersten Seite des Gate-Stapels ausgebildet ist, und einen Drain-Kontakt (116), der in Nachbarschaft zu einer gegenüber liegenden zweiten Seite des Gate-Stapels (106) ausgebildet ist; eine funktionalisierte Dielektrikumsschicht (113), die auf der Dielektrikumsschicht (104) ausgebildet ist und zwischen dem Source-Kontakt (115) und dem Gate-Stapel (106) und zwischen dem Drain-Kontakt (116) und dem Gate-Stapel (106) angeordnet ist; und ein Kohlenstoff-Nanoröhrchen (118), das auf dem Source-Kontakt (115) und dem Drain-Kontakt (116) ausgebildet ist, wobei das Kohlenstoff-Nanoröhrchen (118) einen ersten Abschnitt, welcher den Source-Kontakt (115) kontaktiert, um eine Source zu bilden, einen zweiten Abschnitt, welcher den Drain-Kontakt (116) kontaktiert, um einen Drain zu bilden, und einen dritten Abschnitt umfasst, welcher zwischen dem ersten und zweiten Abschnitt angeordnet ist, um einen Gate-Kanal (120) zu definieren, der sich entlang der ersten Richtung erstreckt, wobei sich die Source und der Drain entlang der zweiten Richtung erstrecken und eine größere Länge aufweisen als eine Gate-Länge des Gate-Kanals (120), wobei wenigstens ein Abschnitt des Kohlenstoff-Nanoröhrchens (118) elektrostatisch an wenigstens einen Abschnitt der funktionalisierten Dielektrikumsschicht (113) gebunden ist, und ...

公开(公告)号：DE112012004934T5

公开(公告)日：2014-09-11

申请号：DE112012004934

申请日：2012-12-24

Applicant: IBM

Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  LEOBANDUNG EFFENDI ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  BU HUIMING ,  HAENSCH WILFRIED ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L27/12 ,  H01L21/336 ,  H01L29/78

Abstract: Es wird ein Verfahren zur Fertigung einer FinFET-Einheit bereitgestellt. Über einer BOX-Schicht werden Rippenstrukturen gebildet. Die Rippenstrukturen weisen eine Halbleiterschicht auf und verlaufen in eine erste Richtung. Auf der BOX-Schicht wird über den Rippenstrukturen ein Gate-Stapel gebildet, der in eine zweite Richtung verläuft. Der Gate-Stapel weist eine High-k-Dielektrikumsschicht und ein Metall-Gate auf. Auf Seitenwänden des Gate-Stapels werden Gate-Abstandshalter gebildet, und eine Epi-Schicht wird abgeschieden, um die Rippenstrukturen miteinander zu verschmelzen. Ionen werden implantiert, um Source- und Drain-Gebiete zu bilden, und auf Seitenwänden der Gate-Abstandshalter werden Dummy-Abstandshalter gebildet. Die Dummy-Abstandshalter werden als Maske zur Vertiefung oder vollständigen Entfernung eines freiliegenden Abschnitts der Epi-Schicht verwendet. Durch Silicidierung werden Silicid-Gebiete gebildet, die an die Source- und Drain-Gebiete angrenzen und jeweils einen vertikalen Abschnitt aufweisen, der auf der vertikalen Seitenwand des Source- oder Drain-Gebiets liegt.