公开(公告)号：EP2232548A4

公开(公告)日：2013-02-27

申请号：EP08866597

申请日：2008-12-22

Applicant: IBM

Inventor： BASKER VEERARAGHAVAN S ,  PARUCHURI VAMSI ,  COTTE JOHN M ,  FURUKAWA TOSHIHARU ,  TONTI WILLIAM ,  DELIGIANNI HARIKLIA

IPC: H01L21/8238 ,  H01L29/66

CPC classification number: H01L21/823842 ,  H01L29/517 ,  H01L29/66545

公开(公告)号：JP2008172223A

公开(公告)日：2008-07-24

申请号：JP2007330072

申请日：2007-12-21

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： KNICKERBOCKER JOHN U ,  HARIKLIA DELIGIANNI ,  BASKER VEERARAGHAVAN S ,  JOHN MICHAEL COTT ,  KWIETNIAK KEITH T

IPC: H01L23/32 ,  H01L23/14

CPC classification number: H01L23/433 ,  H01L21/486 ,  H01L21/6835 ,  H01L21/76898 ,  H01L23/055 ,  H01L23/481 ,  H01L25/0655 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/73253 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/04941 ,  H01L2924/10253 ,  H01L2924/12044 ,  H01L2924/15311 ,  H01L2924/16195 ,  H01L2924/3025 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide a method for manufacturing a silicon carrier, having a conductive through-via for achieving the high yield manufacturing of a silicon carrier with low defect density. SOLUTION: This silicon carrier 43 is formed with via diameters, ranging from one micron to 10 microns, with respect to vertical thickness ranging from 10 microns or smallers to 300 microns or larger. Thus, it is possible to manufacture a silicon carrier which is resistant to a thermal mechanical stresses, when manufacturing, and significant minimization of its thermal mechanical movement on a via side wall interface among silicon materials, insulator materials, linear materials and conductive materials is effected. COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 解决的问题：提供一种制造硅载体的方法，具有用于实现低缺陷密度的硅载体的高产率制造的导电通孔。 解决方案：相对于10微米或更小至300微米或更大的垂直厚度，该硅载体43的通孔直径为1微米至10微米。 因此，可以制造耐热机械应力的硅载体，当制造时，并且在硅材料，绝缘体材料，线性材料和导电材料之间的通孔侧壁界面上的热机械运动的显着最小化被实现 。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：WO2014089438A9

公开(公告)日：2015-05-14

申请号：PCT/US2013073590

申请日：2013-12-06

Applicant: IBM

Inventor： BASKER VEERARAGHAVAN S ,  LEOBANDUNG EFFENDI ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L29/772 ,  H01L21/033 ,  H01L21/308

CPC classification number: H01L29/785 ,  H01L29/66795

Abstract: A FinFET structure is formed by forming a hardmask layer on a substrate including a silicon-containing layer on an insulating layer. The hardmask layer includes first, second and third layers on the silicon-containing layer. An array of fins is formed from the hardmask layer and the silicon-containing layer. A gate is formed covering a portion but not all of a length of each of the array of fins. The portion covers each of the fins in the array. The gate defines source/drain regions on either side of the gate. A spacer is formed on each side of the gate, the forming of the spacer performed to remove the third layer from portions of the fins in the source/drain regions. The second layer of the hardmask layer is removed from the portions of the fins in the source/drain regions, and the fins in the source/drain regions are merged.

Abstract translation: 通过在绝缘层上包含含硅层的衬底上形成硬掩模层来形成FinFET结构。 硬掩模层包括含硅层上的第一层，第二层和第三层。 翅片阵列由硬掩模层和含硅层形成。 形成盖子，其覆盖翅片阵列中的每一个的一部分而不是全部长度。 该部分覆盖阵列中的每个翅片。 门限定栅极两侧的源/漏区。 隔离件形成在栅极的每一侧上，形成间隔物以进行以从源极/漏极区域中的鳍片的部分去除第三层。 硬掩模层的第二层从源极/漏极区域中的鳍片的部分去除，并且源极/漏极区域中的鳍片被合并。

公开(公告)号：WO2013101790A3

公开(公告)日：2015-06-11

申请号：PCT/US2012071579

申请日：2012-12-24

Applicant: IBM

Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  BU HUIMING ,  HAENSCH WILFRIED ,  LEOBANDUNG EFFENDI ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L21/00

CPC classification number: H01L29/41791 ,  H01L29/66795

Abstract: A method is provided for fabricating a finFET device. Fin structures are formed over a BOX layer. The fin structures include a semiconductor layer and extend in a first direction. A gate stack is formed on the BOX layer over the fin structures and extending in a second direction. The gate stack includes a high-K dielectric layer and a metal gate. Gate spacers are formed on sidewalls of the gate stack, and an epi layer is deposited to merge the fin structures. Ions are implanted to form source and drain regions, and dummy spacers are formed on sidewalls of the gate spacers. The dummy spacers are used as a mask to recess or completely remove an exposed portion of the epi layer. Silicidation forms silicide regions that abut the source and drain regions and each include a vertical portion located on the vertical sidewall of the source or drain region.

Abstract translation: 提供了一种用于制造finFET器件的方法。 翅片结构形成在BOX层上。 翅片结构包括半导体层并沿第一方向延伸。 栅极叠层形成在鳍状结构上的BOX层上并沿第二方向延伸。 栅极堆叠包括高K电介质层和金属栅极。 栅极间隔物形成在栅极堆叠的侧壁上，并且沉积外延层以使翅片结构合并。 植入离子以形成源极和漏极区，并且在栅极间隔物的侧壁上形成虚设间隔物。 虚拟间隔物用作掩模以凹进或完全去除外延层的暴露部分。 硅化形成邻接源极和漏极区域的硅化物区域，并且每个都包括位于源极或漏极区域的垂直侧壁上的垂直部分。

公开(公告)号：JP2011101002A

公开(公告)日：2011-05-19

申请号：JP2010238380

申请日：2010-10-25

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： CHENG KANGGUO ,  FALTERMEIER JONATHAN E ,  BASKER VEERARAGHAVAN S ,  DORIS BRUCE B

IPC: H01L29/786 ,  H01L21/336

CPC classification number: H01L29/66795 ,  H01L21/26586 ,  H01L21/823431 ,  H01L29/66803 ,  H01L29/785

Abstract: PROBLEM TO BE SOLVED: To provide a reliable process for achieving selectivity for selectively etching spacer/side wall material on fin against spacer/side wall material on a gate stack of finFET structure in an integrated circuit. SOLUTION: A spacer material is deposited in conformal manner on both fin and gate stack. Inclined impurity injection is performed almost parallel to the gate stack so that only the spacer material deposited on the fin is selectively damaged. Thus, such finFET is provided as covers a part of fin of the semiconductor material formed on a substrate and contains a spacer having substantially uniform profile along the length of the gate stack. By a damage caused by inclined injection, the spacer material on the fin can be so etched as has a higher selectivity than the spacer material on the gate stack. COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：提供一种可靠的方法，用于实现在集成电路中在finFET结构的栅叠层上选择性地蚀刻翅片上的间隔件/侧壁材料的隔离物/侧壁材料的选择性。 解决方案：隔板材料以共形方式沉积在散热片和栅极叠层上。 倾斜的杂质注入与栅极堆叠几乎平行地进行，使得仅沉积在鳍上的间隔物被选择性地损坏。 因此，这种finFET被设置为覆盖形成在衬底上的半导体材料的鳍片的一部分，并且包含沿着栅极堆叠的长度具有基本均匀轮廓的间隔物。 由于倾斜注射造成的损伤，翅片上的间隔物材料可以被蚀刻，具有比栅极叠层上的间隔物材料更高的选择性。 版权所有（C）2011，JPO＆INPIT

公开(公告)号：JP2007297714A

公开(公告)日：2007-11-15

申请号：JP2007120448

申请日：2007-05-01

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： BASKER VEERARAGHAVAN S ,  JOHN MICHAEL COTT ,  DELIGIANNI HARIKLIA ,  FLOTTA MATTEO

IPC: C25D7/12 ,  C25F3/12 ,  H01L21/3063 ,  H01L21/316

CPC classification number: C25D5/54 ,  C25D5/006 ,  C25D5/02 ,  C25D7/123 ,  C25D11/005 ,  C25D11/024 ,  C25D17/001 ,  C25F3/14 ,  H01L21/28079 ,  H01L21/2885

Abstract: PROBLEM TO BE SOLVED: To provide the electrochemical processing of thin films directly on semiconducting or insulating layers and an apparatus for implementing such processes.
SOLUTION: An electrochemical process comprising steps of: providing a 125 mm or larger semiconductor wafer in electrical contact with a conducting surface, wherein at least a portion of the semiconductor wafer is in contact with an electrolytic solution, the semiconductor wafer functioning as a first electrode; providing a second electrode in the electrolytic solution, the first and second electrode connected to opposite ends of an electric power source; and irradiating a surface of the semiconductor wafer with a light source as an electric current is applied across the first and the second electrodes. The invention is also directed to an apparatus including a light source and electrochemical components to conduct the electrochemical process.
COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：提供直接在半导体或绝缘层上的薄膜的电化学处理和用于实现这些工艺的装置。 解决方案：电化学方法，包括以下步骤：提供与导电表面电接触的125mm或更大的半导体晶片，其中半导体晶片的至少一部分与电解液接触，所述半导体晶片作为 第一电极; 在所述电解液中提供第二电极，所述第一和第二电极连接到电源的相对端; 并且在第一和第二电极之间施加用作为电流的光源照射半导体晶片的表面。 本发明还涉及一种包括光源和用于进行电化学过程的电化学组分的设备。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：GB2511445B

公开(公告)日：2015-11-25

申请号：GB201408705

申请日：2012-12-24

Applicant: IBM

Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  BU HUIMING ,  LEOBANDUNG EFFENDI ,  HAENSCH WILFRIED ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L29/417 ,  H01L29/66

公开(公告)号：DE112014005373T5

公开(公告)日：2016-08-11

申请号：DE112014005373

申请日：2014-10-10

Applicant: IBM

Inventor： BASKER VEERARAGHAVAN S ,  LIU ZUOGUANG ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L21/336 ,  H01L21/20 ,  H01L29/78

Abstract: Ausführungsformen betreffen das Bilden einer Struktur, welche mindestens eine Finne, ein Gate und einen Abstandhalter aufweist, das Anwenden eines Temperverfahrens auf die Struktur, um zwischen der mindestens einen Finne und dem Abstandhalter eine Lücke zu erzeugen, und das Anwachsen einer epitaxialen Halbleiterschicht in der Lücke zwischen dem Abstandhalter und der mindestens einen Finne.

公开(公告)号：DE112012004932B4

公开(公告)日：2015-12-03

申请号：DE112012004932

申请日：2012-11-01

Applicant: IBM

Inventor： BU HUIMING ,  LEOBANDUNG EFFENDI ,  STANDAERT THEODORUS E ,  YEH CHUN-CHEN ,  BASKER VEERARAGHAVAN S ,  YAMASHITA TENKO

IPC: H01L21/336 ,  H01L21/8234 ,  H01L21/84 ,  H01L27/088

Abstract: Verfahren zur Herstellung eines MOSFET, aufweisend: Bereitstellen eines Substrats mit einer Vielzahl von Rippen; Bilden eines Gate-Stapels über dem Substrat, wobei der Gate-Stapel mindestens eine Seitenwand hat; Bilden eines Versatz-Abstandshalters benachbart zu der Seitenwand des Gate-Stapels; Züchten einer epitaktischen Dünnschicht, welche die Rippen verbindet, um eine epi-merge Schicht zu bilden; Bilden eines Dummy-Abstandshalters benachbart zu mindestens einem Teil des Versatz-Abstandshalters; Entfernen eines Teils der epi-merge Schicht, um eine epi-merge Seitenwand und ein epi-merge Abstandshalter-Gebiet zu bilden, wobei die epi-merge Seitenwand dadurch gebildet wird, dass der unter dem Dummy-Abstandshalter liegende Teil der epi-merge Schicht vor dem Entfernen der epi-merge Schicht durch Ätzen geschützt ist und wobei das epi-merge Abstandshalter-Gebiet der Teil der epi-merge Schicht ist, der nicht geätzt wurde, da er durch den Dummy-Abstandshalter geschützt ist; Bilden eines Silicids mit der epi-merge Seitenwand, um ein Seitenwand-Silicid zu bilden; und Abscheiden einer Verspannungsschicht über dem Substrat.

公开(公告)号：DE112014000380T5

公开(公告)日：2015-10-08

申请号：DE112014000380

申请日：2014-02-07

Applicant: IBM

Inventor： BASKER VEERARAGHAVAN S ,  LEOBANDUNG EFFENDI ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L27/108

Abstract: Ein Verfahren zum Bilden einer FinFET-Struktur (200) mit einem Metall-Isolator-Metall-Kondensator. Auf einem Halbleitersubstrat (202, 204) werden Fins (206) aus Silicium gebildet, gefolgt von der Bildung des Metall-Isolator-Metall-Kondensators auf den Fins (206) aus Silicium mittels Abscheiden von aufeinanderfolgenden Schichten aus einer ersten Schicht (208) aus Titannitrid, einer dielektrischen Schicht (210) sowie einer zweiten Schicht (212) aus Titannitrid. Über den Schichten (208, 210, 212) des Metall-Isolator-Metall-Kondensators wird eine Schicht (214) aus Polysilicium abgeschieden, gefolgt von einem Zurückätzen der Schicht (214) aus Polysilicium und der Schichten (208, 210, 212) des Metall-Isolator-Metall-Kondensators von Enden der Fins (206) aus Silicium aus derart, dass die ersten und die zweiten Enden der Fins (206) aus Silicium aus der Schicht (214) aus Polysilicium hervorragen.