公开(公告)号：DE112018003323T5

公开(公告)日：2020-03-12

申请号：DE112018003323

申请日：2018-06-25

Applicant: IBM

Inventor： KARVE GAURI ,  MONTANINI PIETRO ,  MILLER ERIC ,  KANAKASABAPATHY SIVANANDA ,  GREENE ANDREW ,  HE HONG

IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

Abstract: Es werden FinFET-Einheiten, die mehrschichtige Gate-Abstandshalter aufweisen, ebenso wie Verfahren zur Herstellung von FinFET-Einheiten bereitgestellt, bei denen mehrschichtige Gate-Abstandshalter verwendet werden, um die Erosion von vertikalen Halbleiter-Fins zu verhindern oder ansonsten zu minimieren, wenn die Gate-Abstandshalter gebildet werden. Ein Verfahren zur Herstellung einer Halbleitereinheit weist zum Beispiel ein Bilden einer Dummy-Gate-Struktur über einem Bereich eines vertikalen Halbleiter-Fin einer FinFET-Einheit und ein Bilden eines mehrschichtigen Gate-Abstandshalters auf der Dummy-Gate-Struktur auf. Der mehrschichtige Gate-Abstandshalter weist eine erste dielektrische Schicht und eine zweite dielektrische Schicht auf, wobei die erste dielektrische Schicht eine Ätzselektivität in Bezug auf den vertikalen Halbleiter-Fin und die zweite dielektrische Schicht aufweist. Bei einer Ausführungsform weist die erste dielektrische Schicht Siliciumoxycarbonitrid (SiOCN) auf, und die zweite dielektrische Schicht weist Siliciumborkohlenstoffnitrid (SiBCN) auf.

公开(公告)号：DE112018001590T5

公开(公告)日：2019-12-05

申请号：DE112018001590

申请日：2018-05-10

Applicant: IBM

Inventor： BERGENDAHL MARC ,  MILLER ERIC ,  LIE FEE LI ,  TEEHAN SEAN ,  CHENG KANGGUO ,  SPORRE JOHN RYAN ,  KARVE GAURI

IPC: H01L27/04

Abstract: Ausführungsformen sind auf Verfahren und resultierende Strukturen für einen vertikalen Feldeffekttransistor (VFET) mit einem extrem langen Kanal ausgerichtet. Ein Paar von Halbleiter-Fins ist auf einem Substrat ausgebildet. Eine Halbleitersäule ist zwischen den Halbleiter-Fins auf dem Substrat ausgebildet. Ein Bereich, der sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule erstreckt, ist dotiert. Ein leitfähiges Gate ist über einem Kanalbereich der Halbleiter-Fins und der Halbleitersäule ausgebildet. Eine Oberfläche der Halbleitersäule dient als ein erweiterter Kanalbereich, wenn das Gate aktiv ist.

公开(公告)号：DE112021005857B4

公开(公告)日：2025-04-17

申请号：DE112021005857

申请日：2021-10-20

Applicant: IBM

Inventor： MILLER ERIC ,  FROUGIER JULIEN ,  MIGNOT YANN ,  GREENE ANDREW M

IPC: H10D84/83 ,  H10D30/01 ,  H10D30/47 ,  H10D30/60

Abstract: Halbleiterstruktur (140), die aufweist:ein Halbleitersubstrat (24) mit einem ersten aktiven Bereich (24A) und einem zweiten aktiven Bereich (24A);einen flachen Grabenisolationsbereich (26) zwischen dem ersten aktiven Bereich und dem zweiten aktiven Bereich;eine Mehrzahl Gate-Strukturen (28) auf dem ersten aktiven Bereich und auf dem zweiten aktiven Bereich;einen ersten Feldeffekttransistor auf dem ersten aktiven Bereich, wobei der erste Feldeffekttransistor eine der Gate-Strukturen auf dem ersten aktiven Bereich, einen Kanalbereich (21) und ein Paar epitaxial aufgebrachter Source/Drain-Bereiche (32P; 32N) auf entgegengesetzten Seiten des Kanalbereichs aufweist, wobei jeder epitaxial aufgebrachte Source/Drain-Bereich zwischen einem Paar der Gate-Strukturen auf dem ersten aktiven Bereich liegt;eine umhüllende erste Metallsilicid-Ummantelung, die an jeden epitaxial aufgebrachten Source/Drain-Bereich des ersten Feldeffekttransistor angrenzt;eine dielektrische Schicht (52), die sich auf dem Halbleitersubstrat und dem ersten Feldeffekttransistor erstreckt;erste Teile einer metallischen Ummantelung (46), die jeweils an jede erste Metallsilicid-Ummantelung angrenzen, wobei jeder erste Teil der metallischen Ummantelung aufweist:einen sich vertikal erstreckenden Teil (46B), der zwischen einem Paar der Gate-Strukturen auf dem ersten aktiven Bereich liegt und sich auf den Source/Drain-Bereichen erstreckt; undeinen sich horizontal erstreckenden Teil (46A) unter den Source/Drain-Bereichen des ersten Feldeffekttransistors, der zwischen dem flachen Grabenisolationsbereich und der dielektrischen Schicht liegt, wobei sich der sich horizontal erstreckende Teil jedes Teils der metallischen Ummantelung seitlich über einen der Source/Drain-Bereiche des ersten Feldeffekttransistors hinaus erstreckt;wobei die Halbleiterstruktur ferner enthält:einen zweiten Feldeffekttransistor auf dem zweiten aktiven Bereich, wobei der zweite Feldeffekttransistor eine der Gate-Strukturen auf dem zweiten aktiven Bereich, einen Kanalbereich und ein Paar epitaxial aufgebrachter Source/Drain-Bereich auf entgegengesetzten Seiten des Kanalbereichs aufweist, wobei jeder epitaxial aufgebrachte Source/Drain-Bereich zwischen einem Paar der Gate-Strukturen liegt und sich die dielektrische Schicht auf dem zweiten Feldeffekttransistor erstreckt;eine umhüllende zweite Metallsilicid-Ummantelung, die an jeden epitaxial aufgebrachten Source/Drain-Bereich des zweiten Feldeffekttransistors angrenzt;zweite Teile einer metallischen Ummantelung, die jeweils an jede zweite Metallsilicid-Ummantelung angrenzen, wobei jeder zweite Teil der metallischen Ummantelung aufweist:einen sich vertikal erstreckenden Teil, der zwischen einem Paar der Gate-Strukturen auf dem zweiten aktiven Bereich liegt und sich auf den Source-/Drain-Bereichen des zweiten Feldeffekttransistors erstreckt, wobei sich die Gate-Strukturen auf dem zweiten aktiven Bereich vertikal auf dem sich vertikal erstreckenden Teil erstrecken; undeinen sich horizontal erstreckenden Teil unter den Source/Drain-Bereichen des zweiten Feldeffekttransistors, der zwischen dem flachen Grabenisolationsbereich und der dielektrischen Schicht liegt, wobei sich der sich horizontal erstreckende Teil jedes Teils der metallischen Ummantelung seitlich über einen der Source/Drain-Bereiche des zweiten Feldeffekttransistors hinaus erstreckt;wobei die Halbleiterstruktur ferner enthält:eine Mehrzahl sich vertikal erstreckender Gräben (54) innerhalb der dielektrischen Schicht; und Kontaktmetall (56) innerhalb der Gräben, das an den Metallsilicid-Ummantelungen anliegt, die an den epitaxial aufgebrachten Source/Drain-Bereichen des ersten und des zweiten Feldeffekttransistors anliegen.

公开(公告)号：DE112018001590B4

公开(公告)日：2022-04-21

申请号：DE112018001590

申请日：2018-05-10

Applicant: IBM

Inventor： BERGENDAHL MARC ,  MILLER ERIC ,  LIE FEE LI ,  TEEHAN SEAN ,  CHENG KANGGUO ,  SPORRE JOHN RYAN ,  KARVE GAURI

IPC: H01L21/336 ,  H01L27/04 ,  H01L29/78

Abstract: Verfahren (1700) zur Herstellung einer Halbleitereinheit (100), wobei das Verfahren umfasst:Bilden (1702) eines Paars von Halbleiter-Fins (200, 202) auf einem Substrat (104);Bilden (1704) einer Halbleitersäule (204) zwischen den Halbleiter-Fins auf dem Substrat;Bilden (1706) eines unteren dotierten Bereichs (500), der sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule erstreckt;Zurücksetzen der Halbleitersäule unter eine Oberfläche der Halbleiter-Fins; undBilden (1708) eines leitfähigen Gates (1100) über einem Kanalbereich der Halbleiter-Fins und der Halbleitersäule.

公开(公告)号：DE112020002857T5

公开(公告)日：2022-02-24

申请号：DE112020002857

申请日：2020-07-03

Applicant: IBM

Inventor： SIEG STUART ,  DECHENE DANIEL JAMES ,  MILLER ERIC

IPC: H01L21/8234 ,  H01L21/033 ,  H01L21/308 ,  H01L21/336 ,  H01L27/092

Abstract: Ein Verfahren zum Bilden einer Halbleiterstruktur weist ein Bilden eines Nanosheet-Stapels, der abwechselnde Schichten aus einem Opfermaterial und einem Kanalmaterial aufweist, über einem Substrat auf, wobei die Schichten aus dem Kanalmaterial Nanosheet-Kanäle für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellt. Das Verfahren weist außerdem ein Bilden eines Hartmaskenstapels über dem Nanosheet-Stapel und ein Bilden einer Strukturierungsschicht über dem Hartmaskenstapel auf. Das Verfahren weist des Weiteren ein Strukturieren einer lithographischen Maske über der Strukturierungsschicht auf, wobei die lithographische Maske (i) einen ersten Bereich oder mehrere erste Bereiche für ein direktes Drucken von einem oder mehreren Fins mit einer ersten Breite in dem Nanosheet-Stapel und dem Substrat und (ii) einen zweiten Bereich oder mehrere zweite Bereiche für ein Vorgeben des Abstands zwischen zwei oder mehr Fins mit einer zweiten Breite in dem Nanosheet-Stapel und dem Substrat unter Verwendung einer selbstausgerichteten Doppelstrukturierung definiert. Die zweite Breite ist geringer als die erste Breite.