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公开(公告)号：KR1020120042301A
公开(公告)日：2012-05-03
申请号：KR1020100103937
申请日：2010-10-25
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66545 , H01L21/28185 , H01L21/28202 , H01L29/165 , H01L29/513 , H01L29/518 , H01L29/66537 , H01L29/6659 , H01L29/66636 , H01L29/7833 , H01L29/0843
Abstract: PURPOSE: A semiconductor device manufacturing method is provided to improve properties of a high dielectric film and other dielectric films excluding the high dielectric film. CONSTITUTION: A first gate insulating film(12) and a second gate insulating film(13) are successively formed on a substrate(10). A third gate insulating film(16) is formed on the front surface of the substrate in which the second gate insulating film is exposed. The first gate insulating film is formed with a silicon oxide film, a silicon nitride film, or a silicon oxy-nitride film. The second gate insulating film and the third gate insulating film are formed with a high dielectric material. A first gate electrode film(51) and a second gate electrode film(52) are successively formed on the front surface of the substrate in which the third gate insulating film is formed.
Abstract translation: 目的：提供一种半导体器件制造方法，用于提高高电介质膜和除了高介电膜之外的其它电介质膜的性能。 构成：在基板（10）上依次形成第一栅极绝缘膜（12）和第二栅极绝缘膜（13）。 在第二栅极绝缘膜露出的基板的前表面上形成第三栅极绝缘膜（16）。 第一栅极绝缘膜由氧化硅膜，氮化硅膜或氮氧化硅膜形成。 第二栅极绝缘膜和第三栅极绝缘膜由高电介质材料形成。 在形成第三栅极绝缘膜的基板的前表面上依次形成第一栅电极膜（51）和第二栅电极膜（52）。
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公开(公告)号：KR1020100055105A
公开(公告)日：2010-05-26
申请号：KR1020080114031
申请日：2008-11-17
Applicant: 삼성전자주식회사
CPC classification number: G11C13/004 , G11C7/1018 , G11C8/18 , G11C11/5678 , G11C13/00 , G11C13/0004
Abstract: PURPOSE: A phase change memory device is provided to read out data by activating word lines of a first phase and a second phase change memory cell arrays when a boundary-crossing is occurred during a burst mode. CONSTITUTION: A first and a second phase change memory cell arrays(211,212) comprise a plurality of phase-change memory cells. A first sense amplifier(261) amplifies data which is read out from the first phase change memory cell array. A second sense amplifier(262) amplifies data which is read out from the second phase change memory cell array. A X-decoder(230) selects one among word lines of the first and the second phase change memory cell arrays. A first Y-decoder(241) and a second Y-decoder(242) select column of the first phase change memory cell array and the second phase change memory cell array. A write driver(270) controls a writing operation of the first phase change memory cell array and the second phase change memory cell array.
Abstract translation: 目的：提供一种相变存储器件，用于在突发模式期间发生边界交叉时通过激活第一相位和第二相变存储单元阵列的字线来读出数据。 构成：第一和第二相变存储单元阵列（211,212）包括多个相变存储单元。 第一读出放大器（261）放大从第一相变存储单元阵列读出的数据。 第二读出放大器（262）放大从第二相变存储单元阵列读出的数据。 X解码器（230）在第一和第二相变存储单元阵列的字线中选择一个。 第一相变存储单元阵列和第二相变存储单元阵列的第一Y解码器（241）和第二Y解码器（242）选择列。 写入驱动器（270）控制第一相变存储单元阵列和第二相变存储单元阵列的写入操作。
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公开(公告)号：KR1020090049289A
公开(公告)日：2009-05-18
申请号：KR1020070115488
申请日：2007-11-13
Applicant: 삼성전자주식회사
IPC: G11C13/02
CPC classification number: G11C13/0038 , G11C8/08 , G11C13/0004 , G11C13/0028 , G11C13/0069 , G11C2013/0078
Abstract: 상 변화 메모리 장치의 기입 드라이버 회로가 개시된다. 본 발명의 제 1 실시예에 따른 기입 드라이버 회로는, 기입 전류 레벨 조절부 및 기입 전류 출력부를 구비한다. 기입 전류 레벨 조절부는 인가되는 전류 펄스에 응답하여 리셋(reset) 저항 또는 셋(set) 저항으로 상태가 변화되는 상 변화 메모리 셀들 구비하는 반도체 메모리 장치에 있어서, 셋 전류 레벨 신호에 응답하여 상기 상 변화 메모리 셀들을 상기 셋 저항 상태로 변화시키는 셋 전류에 대응되는 제 1 내지 제 n 셋 전류 레벨을 결정하고, 리셋 전류 레벨 신호에 응답하여 상기 상 변화 메모리 셀들을 상기 리셋 저항 상태로 변화시키는 리셋 전류에 대응되는 리셋 전류 레벨을 결정한다. 기입 전류 출력부는 상기 전류 레벨 조절부에 의한 전류 레벨에 응답하여, 셋 전류 펄스 및 리셋 전류 펄스 중 하나를 생성하고 출력한다. 본 발명에 따른 상 변화 메모리 장치의 기입 드라이버 회로는 셋 전류를 생성하기 위한 트랜지스터 및 리셋 전류를 생성하기 위한 트랜지스터를 공유함으로써, 레이아웃 면적을 감소시키면서도 리셋 전류의 크기를 조절할 수 있는 장점이 있다.
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公开(公告)号：KR100707882B1
公开(公告)日：2007-04-13
申请号：KR1020050123314
申请日：2005-12-14
Applicant: 삼성전자주식회사
IPC: H01L21/20
Abstract: 선택적 에피택시얼 성장 방법이 개시된다. 이 방법은 절연체 주면 및 반도체 주면을 갖는 반도체 기판을 준비하고, 상기 절연체 주면의 상부로 오버행된 모서리를 가지는 제1 에피택시얼층을 상기 반도체 주면에 선택적으로 성장시는 것을 포함한다. 상기 제 1 에피택시얼층을 식각하여 상기 절연체 주면의 상부로 오버행된 모서리를 라운딩하고, 상기 모서리가 라운드된 제 1 에피택시얼층을 소정 두께만큼 추가 성장시킨다. 결과적으로, 에피택시얼층 측벽의 모서리를 식각한 이후 에피택시얼층을 재성장하기 때문에 측방향 확장을 제한하면서 충분한 두께의 에피택시얼층을 성장시킬 수 있다.
에피택시얼, 브릿지Abstract translation: 公开了一种选择性外延生长方法。 该方法包括制备具有绝缘体主表面和半导体主表面的半导体衬底，并且在半导体主表面上的绝缘体的主表面上选择性地生长具有悬垂边缘的第一外延层。 对第一外延层进行蚀刻以使悬垂边缘圆化至绝缘体主表面的上部，并且具有倒圆边缘的第一外延层进一步生长至预定厚度。 结果，在蚀刻外延侧壁的边缘之后，可以生长足够厚度的外延层，限制横向延伸，因为外延层被再生。
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Patent Agency Ranking
公开(公告)号：KR1020070034857A
公开(公告)日：2007-03-29
申请号：KR1020050089475
申请日：2005-09-26
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L21/02381 , H01L21/0245 , H01L21/0251 , H01L21/02532 , H01L21/02587 , H01L21/0262 , H01L21/02639 , H01L29/66628 , H01L31/0543 , Y02E10/52 , H01L29/7848 , H01L29/04
Abstract: Semiconductor devices are provided having a selective epitaxial growth layer that exhibits suppressed lateral growth. These semiconductor devices may include a semiconductor substrate having a silicon region, and an epitaxial growth layer formed on the silicon region. The epitaxial growth layer may comprise alternatively stacked silicon and silicon germanium epitaxial layers. The silicon germanium epitaxial layer may be thinner than the silicon epitaxial layers.
Abstract translation: 提供半导体器件，其具有抑制横向生长的选择性外延生长层。 这些半导体器件可以包括具有硅区域的半导体衬底以及在硅区域上形成的外延生长层。 外延生长层可以包括可选地堆叠的硅和硅锗外延层。 硅锗外延层可以比硅外延层薄。
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公开(公告)号：KR1020060032092A
公开(公告)日：2006-04-14
申请号：KR1020040081105
申请日：2004-10-11
Applicant: 삼성전자주식회사
IPC: H01L21/20
CPC classification number: H01L29/1054 , H01L21/02381 , H01L21/0245 , H01L21/0251 , H01L21/02532 , H01L21/02579 , H01L21/02639 , H01L29/78
Abstract: 실리콘게르마늄층을 구비하는 반도체 구조물 및 그 제조방법이 제공된다. 일실시예에서 상기 반도체 구조물은 고농도로 도핑된 불순물들을 함유하는 실리콘층을 구비한다. 상기 실리콘층 상에 실리콘게르마늄층이 배치된다. 상기 실리콘게르마늄층 상에 변형 실리콘층이 배치된다. 상기 불순물들은 붕소들인 것이 바람직하다. 이 경우에,상기 실리콘층 내에서의 상기 붕소들의 농도는 10
16 ~10
20 /cm
3 인
것이 바람직하다. 상기 실리콘기판으로 부터 확산되거나 직접적으로 도핑되어 상기 실리콘게르마늄층 내에 존재하는 붕소들은 상기 실리콘게르마늄층 내에 발생한 부정합 전위가 표면부로 이동하는 것을 억제하여, 상기 변형 실리콘층의 표면부에서의 쓰레딩 전위의 밀도를 감소시킬 수 있다.
가상 기판, 붕소, 실리콘게르마늄, 캐리어, 이동도-
公开(公告)号：KR1020050008128A
公开(公告)日：2005-01-21
申请号：KR1020030047974
申请日：2003-07-14
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A semiconductor device using nano-tubes and a fabricating method thereof are provided to increase a degree of integration by self-aligning the nano-tubes within a trench. CONSTITUTION: A nano-tube source including a plurality of nano-tubes(30) is prepared. A trench(20) is formed on a substrate in order to define a channel region. The substrate including the trench is vibrated and the nano-tubes are supplied to the vibrating substrate. The nano-tubes are aligned within the trench of the substrate. Each of the nano-tubes is formed with one of a single-wall nano-tube, a multi-wall nano-tube, and a rope nano-tube.
Abstract translation: 目的：提供一种使用纳米管的半导体器件及其制造方法，以通过使沟槽内的纳米管自对准来增加集成度。 构成：制备包括多个纳米管（30）的纳米管源。 在衬底上形成沟槽（20）以限定沟道区域。 将包括沟槽的基板振动并将纳米管供给到振动基板。 纳米管在衬底的沟槽内对齐。 每个纳米管由单壁纳米管，多壁纳米管和绳索纳米管中的一个形成。
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公开(公告)号：KR1020040001330A
公开(公告)日：2004-01-07
申请号：KR1020020036487
申请日：2002-06-27
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76877 , H01L21/2257 , H01L21/28525 , H01L23/485 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A method of forming semiconductor device is provided to minimize diffusion of an impurity doped in a polysilicon layer which fills contact holes into a diffusion layer exposed by the contact holes. CONSTITUTION: An interlayer dielectric (109) is applied on the whole surface of a semiconductor substrate having an n-type impurity diffusion layer(108). By patterning the interlayer dielectric, a contact hole(110) is formed to expose a desired area of the n-type impurity diffusion layer. A doped polysilicon layer(120) is formed over the semiconductor substrate having the contact holes. The doped polysilicon layer(120) includes at least one polysilicon layer doped by an element having a relatively low diffusion rate compared to phosphorus.
Abstract translation: 目的：提供一种形成半导体器件的方法，以使掺杂在多晶硅层中的杂质的扩散最小化，该多晶硅层将接触孔填充到由接触孔暴露的扩散层中。 构成：在具有n型杂质扩散层（108）的半导体衬底的整个表面上施加层间电介质（109）。 通过图案化层间电介质，形成接触孔（110）以露出n型杂质扩散层的所需区域。 在具有接触孔的半导体衬底之上形成掺杂多晶硅层（120）。 掺杂多晶硅层（120）包括与磷相比具有相对较低扩散速率的元素掺杂的至少一个多晶硅层。
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公开(公告)号：KR1020020059469A
公开(公告)日：2002-07-13
申请号：KR1020010000845
申请日：2001-01-06
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76897 , H01L21/28525 , H01L21/76895 , H01L21/823425 , H01L21/823475
Abstract: PURPOSE: A contact structure reducing a contact resistance between a substrate and a contact pad, and a forming method thereof are provided to reduce a contact resistance without the change of a device characteristic while not sacrificing the integration. CONSTITUTION: A gate pattern(35) is formed by interposing a gate insulation film on a silicon substrate(30). A source/drain area(31) is formed by injecting an ion to the substrate through the gate pattern as a mask. The first insulation film and the second insulation film are successively formed on the substrate. A second insulation film spacer is formed by anisotropically etching the second insulation. The source/drain area and the capping layer are exposed by etching the first insulation film through the second insulation film spacer as the mask. A lower pad layer(38) self-aligned to the spacer is formed by a single crystalline silicon through an SEG(Selective Epitaxial Growth) process from the exposed source/drain area. After removing the spacer, an upper conductive layer(39) is formed by burying the area between the gate patterns with a conductive material.
Abstract translation: 目的：提供降低衬底和接触焊盘之间的接触电阻的接触结构及其形成方法，以减少接触电阻而不会改变器件特性，而不会牺牲一体化。 构成：通过在硅衬底（30）上插入栅极绝缘膜来形成栅极图案（35）。 通过将栅极图案作为掩模将离子注入到基板上形成源/漏区（31）。 第一绝缘膜和第二绝缘膜依次形成在基板上。 通过各向异性蚀刻第二绝缘体形成第二绝缘膜间隔物。 通过作为掩模的第二绝缘膜间隔物蚀刻第一绝缘膜来暴露源极/漏极区域和覆盖层。 通过来自暴露的源极/漏极区域的SEG（选择性外延生长）工艺，通过单晶硅形成与衬垫自对准的下焊盘层（38）。 在去除间隔物之后，通过用导电材料掩埋栅极图案之间的区域来形成上导电层（39）。
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