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    비휘발성 메모리 소자 및 그 제조 방법
    91.
    发明公开
    비휘발성 메모리 소자 및 그 제조 방법 无效
    非易失性存储器件及其制造方法

    公开(公告)号：KR1020080076074A

    公开(公告)日：2008-08-20

    申请号：KR1020070015525

    申请日：2007-02-14

    Applicant: 삼성전자주식회사

    Inventor： 김원주 ,  구준모 ,  김석필 ,  박윤동

    IPC: H01L27/115

    CPC classification number: H01L29/792 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11521 ,  H01L27/11556 ,  H01L27/11568 ,  H01L29/42332 ,  H01L29/42348 ,  H01L29/7881 ,  H01L29/7926 ,  H01L21/823475

    Abstract: A non-volatile memory device and a manufacturing method thereof are provided to decrease a junction leakage current and an off-current by elongating a channel region along a protrusion portion. A non-volatile memory device includes a semiconductor substrate(105), a pair of control gate electrodes(155a), and a pair of charge storage layers(135a). The semiconductor substrate includes an active region, which is defined by a device isolation film. The active region includes a protrusion portion. The control gate electrodes cover both sides of the protrusion portion and are arranged to be apart from each other. The charge storage layers are applied on the both sides of the protrusion portion and between the control gate electrodes. The control gate electrodes are apart from each other on an upper surface of the protrusion portion.

    Abstract translation: 提供了一种非易失性存储器件及其制造方法，通过沿着突出部延伸沟道区域来减小结漏电流和截止电流。 非易失性存储器件包括半导体衬底（105），一对控制栅电极（155a）和一对电荷存储层（135a）。 半导体衬底包括由器件隔离膜限定的有源区。 有源区域包括突出部分。 控制栅极电极覆盖突出部分的两侧并且被布置成彼此分开。 电荷存储层被施加在突出部分的两侧和控制栅电极之间。 控制栅电极在突出部的上表面上彼此分开。

    메모리 셀 프로그래밍 방법
    92.
    发明公开
    메모리 셀 프로그래밍 방법 有权
    能够根据阈值电压变化降低耦合效应的存储单元编程方法

    公开(公告)号：KR1020080061757A

    公开(公告)日：2008-07-03

    申请号：KR1020060136822

    申请日：2006-12-28

    Applicant: 삼성전자주식회사

    Inventor： 조경래 ,  현재웅 ,  변성재 ,  박규찬 ,  박윤동 ,  이충호

    IPC: G11C16/10 ,  G11C16/12 ,  G11C16/30

    CPC classification number: G11C16/0483 ,  G11C11/5628 ,  G11C2211/5648

    Abstract: A memory cell programming method capable of reducing coupling effect according to variation of a threshold voltage during memory cell programming is provided to decrease threshold voltage difference used in programming late-programmed bits. According to a memory cell programming method of programming n bit data to a memory cell with plural threshold voltage distributions, n programming steps are performed in sequence, as programming n bits by using the plural threshold voltage distributions. Threshold voltage difference in the threshold voltage distribution used in the nth programming step is lower than at least one of threshold voltage differences in threshold voltage distribution used in the other programming steps.

    Abstract translation: 提供了一种能够在存储器单元编程期间根据阈值电压的变化而减小耦合效应的存储单元编程方法，以减少用于编程后置编程位的阈值电压差。 根据将n位数据编程到具有多个阈值电压分布的存储单元的存储单元编程方法，通过使用多个阈值电压分布，依次执行n个编程步骤作为编程n位。 在第n编程步骤中使用的阈值电压分布中的阈值电压差低于在其他编程步骤中使用的阈值电压分布中的阈值电压差中的至少一个。

    보이드가 한정된 한 쌍의 핀들을 갖는 반도체 소자 및 그제조 방법
    93.
    发明授权
    보이드가 한정된 한 쌍의 핀들을 갖는 반도체 소자 및 그제조 방법 失效
    具有定义的空位之间的一对FINS的半导体器件及其制造方法

    公开(公告)号：KR100803223B1

    公开(公告)日：2008-02-14

    申请号：KR1020070094900

    申请日：2007-09-18

    Applicant: 삼성전자주식회사

    Inventor： 김석필 ,  박윤동 ,  이종진 ,  김원주 ,  구준모 ,  송승환

    IPC: H01L29/78 ,  H01L27/115

    CPC classification number: H01L21/28141 ,  H01L21/28273 ,  H01L21/823468 ,  H01L29/788

    Abstract: A semiconductor device having a pair of pins and a fabricating method thereof are provided to improve a short channel effect and to reduce an off current and junction leakage current, by preventing variation of a threshold voltage. A semiconductor substrate(110) has a pair of fins(105a,105b), and inner spacer insulating layers(155) which are spaced apart from each other are formed on upper portions of the fins to reduce a gate width between the fins. A gate electrode(170) covers a portion of outer sides of fins opposite to the inner spacer insulating layers, extends across the inner spacer insulating layers, and defines a void(160) between the fins. The semiconductor has a body(102), and the fins protrude from the body.

    Abstract translation: 提供具有一对引脚及其制造方法的半导体器件，以通过防止阈值电压的变化来改善短沟道效应并减少截止电流和结漏电流。 半导体衬底（110）具有一对翅片（105a，105b），并且彼此间隔开的内部间隔绝缘层（155）形成在翅片的上部，以减小鳍片之间的栅极宽度。 栅电极（170）覆盖与内间隔物绝缘层相对的翅片的外侧的一部分，延伸穿过内间隔绝缘层，并且在翅片之间限定空隙（160）。 半导体具有主体（102），并且翅片从主体突出。

    핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법
    96.
    发明公开
    핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법 失效
    具有FIN类型的通道区域的非易失性存储器件及其制造方法

    公开(公告)号：KR1020070012127A

    公开(公告)日：2007-01-25

    申请号：KR1020050066988

    申请日：2005-07-22

    Applicant: 삼성전자주식회사

    Inventor： 김원주 ,  김석필 ,  박윤동 ,  이은홍 ,  현재웅 ,  변성재 ,  이정훈

    IPC: H01L27/115 ,  B82Y10/00

    CPC classification number: H01L29/7881 ,  G11C16/0483 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/7851 ,  H01L29/792

    Abstract: An NVM(non-volatile memory) device having a fin-type channel region is provided to increase operation current of an NVM device by adjusting the height of fins so that the area of channel regions is adjusted. A semiconductor substrate includes a body(102) and at least a pair of fins(105a,105b) that protrudes from the body. The pair of fins are respectively elongated in one direction, separated from each other. A gap between the pair of fins is buried by a first insulation layer formed on the body. At least one pair of sources and drains are respectively formed in the pair of fins, separated from each other. At least one pair of channel regions are respectively formed on the upper part of at least the outer surface of the fins between the pair of the sources/drains and on each surface of the upper surface of the fins. A second insulation layer is formed on the channel regions. At least one control gate electrode(140) is extended in a different direction from the one direction, crossing the upper part of the first and the second insulation layers and insulated from the semiconductor substrate. At least one pair of storage nodes(130a,130b) are interposed between the control gate electrode and the channel regions formed in the upper part of the outer surface of the pair of fins. The pair of fins is used as a bitline, and the control gate electrode is used as a wordline.

    Abstract translation: 提供具有翅片型沟道区域的NVM（非易失性存储器）器件，以通过调节鳍片的高度来增加NVM器件的工作电流，从而调节沟道区域的面积。 半导体基板包括主体（102）和从主体突出的至少一对散热片（105a，105b）。 一对翅片分别在一个方向上伸长，彼此分离。 一对翅片之间的间隙被形成在主体上的第一绝缘层所掩埋。 至少一对源和排水口分别形成在彼此分离的一对翅片中。 至少一对通道区域分别形成在一对源/排水沟之间的翅片的至少外表面的上部上方，并且在翅片的上表面的每个表面上形成。 在沟道区上形成第二绝缘层。 至少一个控制栅极电极沿与该一个方向不同的方向延伸，与第一绝缘层和第二绝缘层的上部交叉并与半导体衬底绝缘。 至少一对存储节点（130a，130b）插入在控制栅电极和形成在该对散热片的外表面的上部中的沟道区之间。 一对翅片用作位线，控制栅电极用作字线。

    낸드 구조의 멀티-비트 비휘발성 메모리 소자 및 그 제조방법
    97.
    发明授权
    낸드 구조의 멀티-비트 비휘발성 메모리 소자 및 그 제조방법 失效
    NAND型多位非易失性存储器件及其制造方法

    公开(公告)号：KR100668350B1

    公开(公告)日：2007-01-12

    申请号：KR1020050126261

    申请日：2005-12-20

    Applicant: 삼성전자주식회사

    Inventor： 박윤동 ,  김원주

    IPC: H01L27/115 ,  B82Y10/00

    CPC classification number: H01L21/28282 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/7851 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11519

    Abstract: A multi-bit nonvolatile memory device of an NAND structure and its manufacturing method are provided to improve operation speed by controlling area of a channel region through a controlling of a height of each fin. A semiconductor substrate(110) includes a body(102) at least one pair of fins(105a,105b) projected upwardly from the body. A first dielectric(125) is formed on the body to gap-fill a spacer between the pair of fins of the semiconductor substrate. Plural control gate electrodes(155a,155b) are extended by crossing the first dielectric and the pair of fins of the semiconductor substrate, cover at least upper portion of an external wall of the fins, and are insulated from the semiconductor substrate. Plural storage nodes(150a,150b) are disposed between the control gate electrodes and the fins of the semiconductor substrate and insulated from the semiconductor substrate. The control gate electrodes are sequentially formed to become two pairs. The control gate electrodes of the same pair have a first separated distance. The control gate electrodes neighboring the adjacent other pair have a second separated distance greater than the first separated distance.

    Abstract translation: 提供NAND结构的多位非易失性存储器件及其制造方法，其通过控制每个鳍片的高度来控制沟道区域的面积来提高操作速度。 半导体衬底（110）包括从主体向上突出的至少一对翅片（105a，105b）的主体（102）。 第一电介质（125）形成在主体上以间隙填充半导体衬底的一对鳍片之间的间隔物。 多个控制栅电极（155a，155b）通过与第一电介质和半导体衬底的一对散热片交叉而延伸，至少覆盖翅片的外壁的上部，并与半导体衬底绝缘。 多个存储节点（150a，150b）设置在控制栅电极和半导体衬底的散热片之间并与半导体衬底绝缘。 控制栅电极依次形成为两对。 同一对的控制栅电极具有第一分离距离。 邻近相邻另一对的控制栅电极具有大于第一分离距离的第二分离距离。

    저항 변화층을 스토리지 노드로 구비하는 메모리 소자의제조 방법
    99.
    发明公开
    저항 변화층을 스토리지 노드로 구비하는 메모리 소자의제조 방법 有权
    制造包含电阻变化层的存储器件作为存储节点的方法

    公开(公告)号：KR1020060042730A

    公开(公告)日：2006-05-15

    申请号：KR1020040091492

    申请日：2004-11-10

    Applicant: 삼성전자주식회사

    Inventor： 박윤동 ,  김원주 ,  전상훈

    IPC: H01L27/10

    CPC classification number: H01L27/24 ,  Y10S438/947

    Abstract: 저항 변화층을 스토리지 노드로 구비하는 메모리 소자의 제조 방법이 개시되어 있다. 개시된 제조 방법은 하부막 상에 도전성 물질층, 다이오드층, 데이터 저장층을 순차적으로 적층하는 제1 단계, 상기 데이터 저장층 상에 제1 물질층을 형성하는 제2 단계, 상기 제1 물질층에 상기 데이트 저장층이 노출되는 스트라이프 형태의 홀을 형성하는 제3 단계, 제2 물질층으로 상기 홀의 측벽에 제1 스페이서를 형성하는 제4 단계, 상기 홀을 상기 제1 스페이서를 덮는 제3 물질층으로 채우는 제5 단계, 상기 제1 물질층을 제거하는 제6 단계, 상기 제1 물질층이 제거되면서 노출되는 상기 제1 스페이서의 측면에 제4 물질층으로 제2 스페이서를 형성하는 제7 단계, 상기 제3 물질층을 제거하는 제8 단계 및 상기 제1 및 제2 스페이서를 마스크로 사용하여 상기 도전성 물질층에서 상기 데이터 저장층을 포함하는 적층물에 상기 하부막이 노출되는 스트라이프 형태의 홀을 형성하는 제9 단계를 포함하여 상기 워드라인을 형성하고, 동등한 단계를 거쳐 비트라인을 형성한다.

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