-
公开(公告)号：KR1019940009362B1
公开(公告)日：1994-10-07
申请号：KR1019910021082
申请日：1991-11-25
IPC: H01L29/732
Abstract: The PSA (polysilicon self aligned) bipolar device for increasing the integration ratio and the switching speed includes a collector electrode (20) having a trench structure (20) and isolated by an oxide layer (10) self-aligning a base (52) and the collector electrodes as well as removing the contact capacitance of the collector. An emitter electrode (50) and the base electrodes are formed by the same polycrystal silicon and isolated by an oxide layer (55).
Abstract translation: 用于增加积分比和切换速度的PSA（多晶硅自对准）双极器件包括具有沟槽结构（20）并由氧化层（10）隔离的集电极（20），所述氧化物层（10）将基底（52）和 集电极，以及去除集电极的接触电容。 发射电极（50）和基极由相同的多晶硅形成，并由氧化物层（55）隔离。
-
公开(公告)号：KR1019930008901B1
公开(公告)日：1993-09-16
申请号：KR1019910012523
申请日：1991-07-22
Applicant: 한국전자통신연구원
IPC: H01L29/735
Abstract: The method for manufacturing the high speed bipolar device comprises steps: (a) isolating the device by using the trench to reduce the junction capacitance between the collector and substrate; (b) forming the active region of the device and the emitter polycrystal silicon; (c) forming the non-active base region; (d) removing the base polycrystal silicon formed on the emitter polycrystal silicon by using the dual photoresist; (e) oxidizing the exposed base polycrystal silicon; and (f) forming the electrode.
Abstract translation: 制造高速双极型器件的方法包括以下步骤：（a）通过使用沟槽来隔离器件以减小集电极与衬底之间的结电容; （b）形成器件的有源区和发射极多晶硅; （c）形成非活性碱性区域; （d）通过使用双光致抗蚀剂除去在发射极多晶硅上形成的基底多晶硅; （e）氧化暴露的碱性多晶硅; 和（f）形成电极。
-
公开(公告)号：KR101360502B1
公开(公告)日：2014-02-07
申请号：KR1020100087630
申请日：2010-09-07
Applicant: 한국전자통신연구원
CPC classification number: H03L7/083 , H03J2200/10 , H03L7/0891 , H03L7/0995 , H03L7/187
Abstract: 본 발명은 위상 고정 루프 회로에 관한 것으로, 더욱 상세하게는 자동 주파수 제어 회로를 포함하는 위상 고정 루프 회로 및 그것의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 전압 제어 발진기는, 자동 주파수 제어 회로에 의해서 1차 제어되고, 루프 필터에 의해서 2차 제어된다. 상기 전압 제어 발진기는, 1차 제어되면 개략적으로 조정된 발진 신호를 출력하고, 2차 제어되면 미세적으로 조정된 발진 신호를 출력한다. 본 발명의 실시 예에 따르면, 위상 고정 루프 회로는 주파수 고정 시간이 빠르고, 넓고 안정된 주파수를 갖는 발진 신호를 출력할 수 있다. 뿐만 아니라, 위상 고정 루프 회로는 잡음 특성이 향상된다.
-
公开(公告)号：KR101344893B1
公开(公告)日：2013-12-26
申请号：KR1020100032656
申请日：2010-04-09
Applicant: 한국전자통신연구원
Abstract: 가변적인이득을갖는전압제어발진기를포함하는위상동기루프회로가개시된다. 본발명의일 실시예에따르면, 기준신호와위상동기루프(PLL; Phase Locked Loop) 피드백신호의위상차를검출하는위상비교기, 상기위상비교기의출력신호를순차적으로처리하는차지펌프및 루프필터, 및모드전환에따라서로다른이득을보이는전압제어발진기를포함하고, 상기전압제어발진기에입력되는제어전압은상기모드전환에따라상기루프필터의출력신호또는별도의제어신호중 선택되는것을특징으로하는위상동기루프회로가제공된다.
-
公开(公告)号：KR101328057B1
公开(公告)日：2013-11-08
申请号：KR1020100020194
申请日：2010-03-08
Applicant: 한국전자통신연구원
Abstract: LC 전압제어 공진기가 개시된다. 본 발명의 일 실시예에 따르면, 양단이 출력 노드에 연결되는 1 이상의 인덕터, 및 상호 직렬 연결된 상태로 상기 인덕터와 병렬 연결되는 2개의 가변 커패시터를 포함하는 LC 공진회로, 및 제1 및 제2 부성저항 부스팅 트랜지스터, 제1 및 제2 스위칭 트랜지스터를 포함하는 제1 증폭회로를 포함하고, 상기 제1 및 제2 부성저항 부스팅 트랜지스터의 드레인은 상기 출력 노드에 연결되며, 각각의 게이트와 드레인은 상호 연결되고, 상기 제1 및 제2 스위칭 트랜지스터의 드레인은 각각 상기 제1 및 제2 부성저항 부스팅 트랜지스터의 소스와 연결되며, 상기 제1 및 제2 스위칭 트랜지스터의 게이트 각각은 커패시터를 통해 상기 제1 및 제2 부성저항 부스팅 트랜지스터의 게이트와 연결됨과 동시에 저항을 통해 소정의 바이어스 전압단자와 연결되는 것을 특징으� � 하는 LC 전압제어 발진기가 제공된다.
-
Patent Agency Ranking
公开(公告)号：KR101208616B1
公开(公告)日：2012-12-06
申请号：KR1020090026593
申请日：2009-03-27
Applicant: 한국전자통신연구원
IPC: H03B5/24
Abstract: 본발명에따른링 발진기는, 각지연셀에추가로연결된버랙터에의해발진주파수범위를넓힐수 있을뿐만아니라, 상기버랙터에인가되는제어신호를조절하는것에의해발진주파수를간단하게가변시킬수 있으므로, 간단한구조를가지면서광대역의발진주파수범위를갖는잇점이있다. 또한, 본발명에따른링 발진기는, 각지연셀에추가로연결된스위치에의해발진주파수범위를간단하게넓히거나좁힐수 있으므로, 여러다른발진기회로에적용이용이하다는잇점이있다.
-
公开(公告)号：KR1020110073177A
公开(公告)日：2011-06-29
申请号：KR1020100032656
申请日：2010-04-09
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A phase locked loop circuit including a voltage controlled oscillator is provided to improve the performance of the entire circuit by securing a wide tuning range without the increase of the number of capacitor banks. CONSTITUTION: A phase comparator(110) detects the phase difference of a reference signal and a phase locked loop feed-back signal. A charge pump(120) and a loop filter(130) successively process the output signal of the phase comparator. The loop filter implements a function as a low pass filter. A voltage controlled oscillator(140) displays different gains according to the conversion of modes. A distributor(150) generates a feed-back signal with a pre-set distributing frequency.
Abstract translation: 目的：提供包括压控振荡器的锁相环电路，通过确保较宽的调谐范围，不增加电容器组的数量来提高整个电路的性能。 构成：相位比较器（110）检测参考信号和锁相环反馈信号的相位差。 电荷泵（120）和环路滤波器（130）连续处理相位比较器的输出信号。 环路滤波器实现了作为低通滤波器的功能。 压控振荡器（140）根据模式的转换显示不同的增益。 分配器（150）产生具有预设分配频率的反馈信号。
-
98.发明公开
公开(公告)号：KR1020100056072A
公开(公告)日：2010-05-27
申请号：KR1020080115049
申请日：2008-11-19
Applicant: 한국전자통신연구원
CPC classification number: H02M1/08 , H02M2001/0032 , Y02B70/16
Abstract: PURPOSE: A switching circuit using a dynamic threshold voltage device and a low area high efficiency DC-DC converter for a mobile unit including the same uses are provided to minimize a conduction loss in action mode by using a DT-CMOS transistor in which has threshold voltage it dynamics as the switching element. CONSTITUTION: A switching circuit(200) comprises a normal mode action unit(210) acting in normal mode and a standby mode operation unit(230) acting in hold mode. The normal mode action unit includes a first DT-CMOS transistor(Q1) and a second DT-CMOS transistor(Q2) with dynamic threshold voltage, and a first MOS transistor(M21) and a second MOS transistor(M22) in which are connected to diode. The standby mode operation unit comprises the first, second inverter and a third, and a forth MOS transistor. In a gate of the first DT-CMOS transistor, the source of the first MOS transistor is connected.
Abstract translation: 目的：提供使用动态阈值电压装置和低面积高效率DC-DC转换器的开关电路，用于包含相同用途的移动单元，以通过使用具有阈值的DT-CMOS晶体管来最小化动作模式下的导通损耗 将其动态电压作为开关元件。 构成：切换电路（200）包括作用于正常模式的正常模式动作单元（210）和作用于保持模式的待机模式操作单元（230）。 正常模式动作单元包括具有动态阈值电压的第一DT-CMOS晶体管（Q1）和第二DT-CMOS晶体管（Q2），以及连接有第一MOS晶体管（M21）和第二MOS晶体管（M22）的第一MOS晶体管 到二极管。 待机模式操作单元包括第一，第二反相器和第三和第四MOS晶体管。 在第一DT-CMOS晶体管的栅极中，连接第一MOS晶体管的源极。
-
公开(公告)号：KR100898914B1
公开(公告)日：2009-05-27
申请号：KR1020070077314
申请日：2007-08-01
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1245 , H03M1/002 , H03M1/44
Abstract: 본 발명은 파이프라인 아날로그-디지털 변환기(Pipeline analog to digital converter, 이하 '파이프라인 ADC'라 한다)를 제어하는 방법에 관한 것으로서, 보다 상세하게는 전단 샘플-앤-홀드 증폭기(Front-end sample-and-hold amplifier, 이하 '전단 SHA'라 한다)를 사용하지 않는 파이프라인 ADC에서 발생하는 샘플링 부정합(Sampling mismatch)을 최소화하기 위해 샘플링 시점을 제어하는 방법에 관한 것이다. 본 발명에 따른 파이프라인 아날로그-디지털 변환기 제어 방법은, 제 1 스테이지에 포함된 아날로그-디지털 변환기 및 잔류신호 생성기가 아날로그 입력신호를 동시에 샘플링하여 각각 제 1 샘플링 값 및 제 2 샘플링 값을 생성하는 단계; 상기 잔류신호 생성기가 상기 제 2 샘플링 값을 홀딩하는 동시에 상기 아날로그-디지털 변환기는 상기 제 1 샘플링 값을 증폭하여 대응하는 디지털 코드로 변환하는 단계; 및 상기 잔류신호 생성기가 상기 디지털 코드를 이용하여 잔류신호를 생성하는 단계로 구성된다. 본 발명은 파이프라인 ADC에서 전단 SHA를 제거함에 따라 발생하는 샘플링 부정합을 최소화함으로써, 전단 SHA를 사용하지 않고도 안정적인 성능을 보장할 수 있다. 이로 인해, 본 발명은 전단 SHA를 사용하지 않음으로써 칩 면적 및 전력 소모를 절감하고, 전체 파이프라인 ADC의 성능을 향상시킬 수 있다.
아날로그-디지털 변환기, ADC, MDAC, 샘플링 부정합, SHA-
公开(公告)号：KR1020090034645A
公开(公告)日：2009-04-08
申请号：KR1020070100004
申请日：2007-10-04
Applicant: 한국전자통신연구원
IPC: H03G3/20
CPC classification number: H03F3/005
Abstract: A gain amplifier of a switched capacitor structure is provided to improve an operation speed and performance and to reduce a slewing time by previously resetting an output terminal to an expected output voltage value. An input voltage is applied from the input terminal to a first switch(SW1). A sampling capacitor(Cs) stores an input voltage in a first clock. An N stage amplifier(111,112) amplifies and outputs the input voltage stored in a sampling capacitor in a second clock which is not overlapped with the first clock. A second switch(SW2) and a third switch(SW3) apply the common mode voltage to the N stage amplifier. A feedback capacitor(CF) is connected between an input and an output of the N stage amplifier. One side of an input capacitor is connected to the input terminal. A fourth switch connects the other terminal of the input capacitor between the (N-1)-th amplifier and the N-th amplifier in the first clock. A fifth switch(SW5) connects the (N-1)-th amplifier and the N-th amplifier of the N stage amplifier in the second clock.
Abstract translation: 提供开关电容器结构的增益放大器以通过预先将输出端子复位到期望的输出电压值来提高操作速度和性能并减少回转时间。 输入电压从输入端施加到第一开关（SW1）。 采样电容器（Cs）将输入电压存储在第一时钟中。 N级放大器（111,112）以与第一时钟不重叠的第二时钟放大并输出存储在采样电容器中的输入电压。 第二开关（SW2）和第三开关（SW3）将共模电压施加到N级放大器。 反馈电容器（CF）连接在N级放大器的输入和输出端之间。 输入电容器的一侧连接到输入端子。 第四开关将第（N-1）放大器和第N放大器之间的输入电容器的另一端连接在第一时钟。 第五开关（SW5）在第二时钟连接N级放大器的第N-1放大器和第N放大器。
-
-
-
-
-
-
-
-
-
Search Results
114
records
(took 0.022 seconds)
