公开(公告)号：KR1019910005436A

公开(公告)日：1991-03-30

申请号：KR1019890011894

申请日：1989-08-21

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  강진영

IPC: H01L23/50 ,  H01L27/04

Abstract: 내용 없음.

公开(公告)号：KR1019910005417A

公开(公告)日：1991-03-30

申请号：KR1019890011896

申请日：1989-08-21

Applicant: 한국전자통신연구원

Inventor： 양전욱 ,  심규환 ,  최영규 ,  이재신 ,  이진희 ,  박철순 ,  강진영

IPC: H01L21/66

Abstract: 내용 없음.

公开(公告)号：KR3007798050000S

公开(公告)日：2015-01-15

申请号：KR3020130050057

申请日：2013-10-02

Applicant: 한국전자통신연구원

Designer： 함현경 ,  홍연지 ,  이진희

公开(公告)号：KR100737387B1

公开(公告)日：2007-07-09

申请号：KR1020040097648

申请日：2004-11-25

Applicant: 한국전자통신연구원

Inventor： 강동민 ,  홍주연 ,  심재엽 ,  이진희 ,  윤형섭 ,  이경호

IPC: H03B19/00

Abstract: 본 발명은 밀리미터파 대역의 고주파(RF) 시스템에 적용되는 주파수 체배기에 관한 것으로, 입력정합회로에 RC 병렬회로를 적용하여 높은 주파수 대역에서의 안정도 특성을 향상시키며, 게이트 바이어스 공급부의 저항값을 조절하여 낮은 주파수 대역에서의 안정도 특성을 향상시킨다. 또한, 출력정합회로의 출력단에 레이디얼-스터브(radial-stub)를 병렬로 연결하여 체배된 제 2 고조파(harmonic frequency)인 출력주파수(2fo)에 대해 입력주파수(fo)를 30dBc 이하로 억압시킨다. 밀리미터파 대역의 고주파(RF) 시스템에서 발진 주파수의 한계를 극복할 수 있으며, 77GHz 대역의 자동차 충돌 방지 레이다 시스템에 적용이 가능하다.
밀리미터파, 주파수 체배기, 정합회로, 병렬회로, 억압 특성

公开(公告)号：KR1020060064980A

公开(公告)日：2006-06-14

申请号：KR1020040103679

申请日：2004-12-09

Applicant: 한국전자통신연구원

Inventor： 홍주연 ,  강동민 ,  심재엽 ,  이진희 ,  윤형섭 ,  이경호

IPC: H03D7/12

Abstract: 본 발명은 주파수 혼합기에 관한 것으로, 보다 상세하게는 소오스 단자가 접지되는 전계효과 트랜지스터와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 LO 신호를 제공받아 소정의 LO 주파수 대역의 신호를 상기 전계효과 트랜지스터에 제공하기 위한 LO 정합부와, 상기 전계효과 트랜지스터의 게이트 단자에 연결되어 RF 신호를 제공받아 소정의 RF 대역의 신호를 상기 전계효과 트랜지스터에 제공하기 위한 RF 정합부와, 상기 전계효과 트랜지스터의 게이트 단자에 연결되어 DC 바이어스를 공급하기 위한 게이트 바이어스부와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 DC 바이어스를 공급하기 위한 드레인 바이어스부와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 상기 LO 신호와 상기 RF 신호가 혼합된 IF 신호를 제공받아 소정의 IF 대역의 신호를 출력단자에 출력하기 위한 IF 정합부를 포함함으로써, 마이크로파 또는 밀리미터파 대역의 혼합기에 용이하게 사용할 수 있고, 혼합기의 LO 삽입 손실을 감소시키며, DC 전력 소모를 감소시킴과 동시에 저주파수 대역의 불요신호의 영향을 차단할 수 있는 효과가 있다.
주파수 혼합기, 전계효과 트랜지스터, 드레인 바이어스부, RF 정합부, LO 정합부, IF 정합부

公开(公告)号：KR1020060061043A

公开(公告)日：2006-06-07

申请号：KR1020040099904

申请日：2004-12-01

Applicant: 한국전자통신연구원

Inventor： 심재엽 ,  강동민 ,  홍주연 ,  이진희 ,  윤형섭 ,  이경호

IPC: H01L21/336

Abstract: 본 발명은 반도체 소자의 티형 게이트 제조방법에 관한 것으로, 보다 상세하게는 기판 상부의 소정 영역이 노출되도록 제1 감광막 패턴을 형성하는 단계와, 노출된 상기 기판의 일부분이 노출되도록 상기 노출된 기판 및 상기 제1 감광막 패턴 상에 제2 감광막 패턴을 형성하는 단계와, 상기 결과물의 전체 상부면에 소정 두께의 금속층을 형성하는 단계와, 상기 제1,2 감광막 패턴 및 상기 제2 감광막 패턴의 상부에 형성된 금속층을 제거하는 단계를 포함함으로써, 종래의 티형 게이트 전극 형성 방법보다 간단한 공정을 통한 공정단가 절감과 공정 시간의 단축으로 생산성을 크게 증대시킬 수 있으며, 종래의 티형 게이트 전극 형성 방법보다 게이트 길이를 작게 할 수 있으므로 고주파 특성을 월등하게 향상시킬 수 있는 효과가 있다.
고전자 이동도 트랜지스터(HEMT), 티형 게이트, 전자빔 리소그라피, 광 리소그라피, 화합물 반도체

公开(公告)号：KR1020030065787A

公开(公告)日：2003-08-09

申请号：KR1020020005783

申请日：2002-02-01

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  윤형섭 ,  이경호 ,  심재엽 ,  김성진

IPC: H01L21/336

Abstract: PURPOSE: A method of forming a T-shaped gate is provided to improve step coverage and to form a fine gate so that the cross section area of the gate can be increased and the resistance of the gate can be reduced. CONSTITUTION: The first and second insulation layer(25,26) having different etch selectivity are sequentially formed on a semiconductor substrate(21). A hole having its upper diameter is larger than its lower diameter is formed by etching the first and second insulation layer. A third insulation layer(29) is formed to bury the hole and then a portion of the semiconductor substrate is exposed. By etch back of the third insulation layer, the third insulation layer remains on the hole. The first and second photoresist layer are sequentially formed on the entire surface. The first and second photoresist layer are patterned to expose the hole though an opening. A metal layer(34a) for gate is deposited and the first and second photoresist layer are removed to form a T-shaped gate.

Abstract translation: 目的：提供一种形成T形栅极的方法，以提高台阶覆盖度并形成精细栅极，从而可以增加栅极的横截面面积，并可以减小栅极电阻。 构成：在半导体衬底（21）上依次形成具有不同蚀刻选择性的第一和第二绝缘层（25,26）。 通过蚀刻第一绝缘层和第二绝缘层形成其上部直径大于其下部直径的孔。 形成第三绝缘层（29）以埋置孔，然后露出半导体衬底的一部分。 通过第三绝缘层的回蚀刻，第三绝缘层保留在孔上。 第一和第二光致抗蚀剂层顺序地形成在整个表面上。 图案化第一和第二光致抗蚀剂层，以通过开口露出孔。 沉积用于栅极的金属层（34a），并且去除第一和第二光致抗蚀剂层以形成T形门。

公开(公告)号：KR100383663B1

公开(公告)日：2003-05-16

申请号：KR1020000078265

申请日：2000-12-19

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  이경호

IPC: H01L29/80

Abstract: PURPOSE: A method for fabricating a self-aligned compound semiconductor device having a stepped recess gate structure is provided to increase a breakdown voltage by using the stepped recess gate structure, and to self-align a source/drain ohmic electrode by using a T-typed gate electrode with an insulation layer spacer. CONSTITUTION: The first recess groove is formed on a substrate of a high electron mobility transistor(HEMT) in which the first ohmic layer(23), the first etch stop layer(22), the second ohmic layer(21), the second etch stop layer(20), the third ohmic layer(19) and the third etch stop layer(18) are sequentially stacked. The second recess groove narrower than the first recess groove is formed. An insulation layer pattern of a T type is formed. The third ohmic layer is selectively etched to form a void under the insulation layer pattern of the T type. A nitride layer spacer(30) is formed on the nitride layer pattern of the T type and the sidewall of the void. After the third etch stop layer is recessed, a gate metal is deposited to define a head portion of the gate electrode(34). The gate electrode is formed by using a lift-off process regarding the gate metal. A nitride layer spacer(35) is formed on the exposed portion of the side surface of the gate electrode. The source/drain ohmic electrode(36) is formed by a self-aligned method using the gate electrode as a mask.

Abstract translation: 目的：提供一种用于制造具有台阶式凹陷栅极结构的自对准化合物半导体器件的方法，以通过使用阶梯式凹陷栅极结构来增加击穿电压，并且通过使用T型阱来自对准源极/漏极欧姆电极， 型栅电极与绝缘层间隔物。 构成：第一凹槽形成在高电子迁移率晶体管（HEMT）的衬底上，其中第一欧姆层（23），第一蚀刻停止层（22），第二欧姆层（21），第二蚀刻 停止层（20），第三欧姆层（19）和第三蚀刻停止层（18）顺序地堆叠。 形成比第一凹槽窄的第二凹槽。 形成T型的绝缘层图案。 第三欧姆层被选择性地蚀刻以在T型的绝缘层图案下方形成空隙。 氮化物层间隔物（30）形成在T型的氮化物层图案和空隙的侧壁上。 在第三蚀刻停止层凹陷之后，沉积栅极金属以限定栅电极（34）的头部。 栅电极通过使用关于栅极金属的剥离工艺来形成。 氮化物层间隔物（35）形成在栅电极的侧表面的暴露部分上。 源极/漏极欧姆电极（36）通过使用栅电极作为掩模的自对准方法形成。

公开(公告)号：KR100348902B1

公开(公告)日：2002-08-14

申请号：KR1019990053887

申请日：1999-11-30

Applicant: 한국전자통신연구원

Inventor： 최상수 ,  이진희 ,  김도훈 ,  이각현 ,  정해빈 ,  김대용

IPC: H01L29/778

CPC classification number: H01L29/66462 ,  H01L21/28593 ,  H01L29/42316

Abstract: 본발명은저잡음고속정보통신용 GaAs 소자인 HEMTs(high electron mobility transistors) 의감마게이트용레지스트패턴의제조방법을개시한다. 본발명에따른감마게이트제조방법은, GaAs 기판상에제 1 레지스트를도포하고, 노광및 현상한후, 경화시켜서제 1 레지스트패턴을형성하는단계, 및상기 GaAs 기판및 제 1 레지스트패턴상에제 2 레지스트를도포하고, 노광및 현상한후, 경화시켜서제 2 레지스트패턴을형성하는단계를구비하며, 상기제 1 및제 2 레지스트패턴으로덮이지않은상기 GaAs 기판의부분을상기감마게이트의발이형성되는영역으로정의하고, 상기제 1 레지스트패턴으로덮여있지만상기제 2 레지스트패턴으로는덮이지않은상기 GaAs 기판의부분을상기감마게이트의머리가형성되는영역으로정의한다.

公开(公告)号：KR1020020049161A

公开(公告)日：2002-06-26

申请号：KR1020000078263

申请日：2000-12-19

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  이경호

IPC: H01L21/027

Abstract: PURPOSE: A method for fabricating an align mark is provided to increase align precision in a wafer rear surface process, to easily control the align precision and to smoothly perform an alignment of the wafer rear surface process. CONSTITUTION: The first align mark of a cross type for aligning the rear surface of a wafer is formed as a metal layer on a semiconductor substrate in a front surface process. The second align marks of the same type are vertically and horizontally symmetrical to the center of the front surface pattern. The third align mark for a rear surface via hole pattern has the same type as the first align mark of the cross type. The third align mark has a width narrower than that of the first align mark and a length longer than that of the first align mark.

Abstract translation: 目的：提供一种用于制造对准标记的方法，以提高晶片后表面处理中的对准精度，以便容易地控制对准精度并顺利地执行晶片后表面处理的对准。 构成：用于对准晶片背面的十字型的第一对准标记在前表面处理中形成为在半导体衬底上的金属层。 相同类型的第二对准标记与前表面图案的中心垂直和水平对称。 用于后表面通孔图案的第三对准标记具有与交叉型的第一对准标记相同的类型。 第三对准标记的宽度比第一对准标记的宽度窄，长度大于第一对准标记的长度。