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    폴리머층을 갖는 반도체 칩과 그 제조 방법
    121.
    发明授权
    폴리머층을 갖는 반도체 칩과 그 제조 방법 失效
    具有聚合物层的半导体芯片的制造方法

    公开(公告)号：KR100554462B1

    公开(公告)日：2006-05-22

    申请号：KR1019980056253

    申请日：1998-12-18

    Applicant: 삼성전자주식회사

    Inventor： 김남석 ,  장동현 ,  송영희

    IPC: H01L23/28

    Abstract: 본 발명은 플립 칩 본딩(flip chip bonding)이나 칩 스케일 패키지(CSP; Chip Scale Package)의 구조에서 외부로부터의 기계적 충격에 의한 반도체 칩의 손상을 방지하기 위한 반도체 칩 제조 방법에 관한 것이다. 본 발명에 따른 반도체 칩 제조 방법은, 먼저 활성면의 반대쪽 면에 폴리머층이 형성된 웨이퍼의 밑면에 물리적인 복원력을 갖는 유연성 테이프를 부착하고, 그 웨이퍼를 각각의 반도체 칩으로 절단한 후 테이프를 잡아 늘여 반도체 칩간에 틈이 형성되도록 하고 그 틈에 폴리머를 채워 넣는다. 다음으로, 폴리머가 경화되기 전에 상기 반도체 칩들간 소정 간격을 유지시키면서 상기 반도체 칩들 사이에 폴리머가 일정 부분 형성되어 있는 상태로 유연성 테이프를 복원시키고, 그 후에 폴리머를 경화시키며, 각각의 반도체 칩의 측면에 경화된 폴리머(polymer)가 존재하도록 하여 각각의 반도체 칩을 절단한다. 이에 따르면, 칩 스케일 패키지나 플립 칩 본딩에 적용되는 반도체 칩이 폴리머층에 의해 둘러싸여져 노출면이 없게되어 외부환경에 의한 물리적인 손상이나 화학적인 손상이 직접 반도체 칩에 가해지지 않게 된다. 따라서, 종래와 같은 반도체 칩의 칩핑이나 크랙의 발생이 방지되어 보다 신뢰성 있는 칩 스케일 패키지나 플립 칩 본딩의 구현이 가능하게 된다.

    온칩 터미네이션기능을 가진 집적회로장치
    123.
    发明授权
    온칩 터미네이션기능을 가진 집적회로장치 有权
    集成电路与片上终止

    公开(公告)号：KR100481854B1

    公开(公告)日：2005-04-11

    申请号：KR1020020044636

    申请日：2002-07-29

    Applicant: 삼성전자주식회사

    Inventor： 조욱래 ,  김태형 ,  김남석

    IPC: H03H11/40

    CPC classification number: H04L25/0278

    Abstract: 소정의 임피이던스를 가지는 전송선을 통하여 데이타 입출력동작을 수행하는 본 발명의 집적회로장치는, 상기 전송선에 연결된 다수개의 드라이버 유닛들을 가지는 드라이브회로와; 출력데이타신호를 입력하며 출력활성화신호와 상기 전송선의 임피이던스의 상태에 관련된 임피이던스코드신호들에 응답하여 발생된 복수의 제어신호들을 상기 드라이브회로에 인가하는 컨트롤러를 구비하며; 상기 제어신호들에 각각 응답하여 적어도 하나의 드라이버 유닛이 구동되며 상기 각 드라이버는 소정의 입력버퍼에 연결된 온칩터미네이션 회로를 포함한다.

    동작 모드에 따라 가변 가능한 내부 클록 신호를 생성하는반도체 메모리 장치
    125.
    发明公开
    동작 모드에 따라 가변 가능한 내부 클록 신호를 생성하는반도체 메모리 장치 失效
    根据操作模式生成可变内部时钟信号的半导体存储器件，内部时钟为两个外部时钟

    公开(公告)号：KR1020040080784A

    公开(公告)日：2004-09-20

    申请号：KR1020030015761

    申请日：2003-03-13

    Applicant: 삼성전자주식회사

    Inventor： 김남석 ,  조욱래 ,  윤용진

    IPC: G11C11/40

    CPC classification number: G11C29/12015 ,  G11C7/1072 ,  G11C7/222 ,  G11C7/225 ,  G11C29/14

    Abstract: PURPOSE: A semiconductor memory device is provided to generate a variable internal clock signal according to its operation mode which has a period two times of an external clock signal. CONSTITUTION: An array(110) has memory cells arranged in rows and columns. An address input circuit(120) receives an external address in response to an address clock signal(CKA). A selection circuit selects memory cells in response to an address from the address input circuit. A read-out circuit(160) reads data from the selected memory cells. A data output circuit(170) outputs data from the read circuit to the external in response to the first and the second data clock signal(CKR,CKF). An internal clock generator circuit(180) generates the address clock signal and the first and the second data clock signals in response to an external clock signal and its complementary clock signal. The internal clock signal generator circuit generates the address clock signal and the first and the second data clock signals having a period which is twice of the external clock signal's period.

    Abstract translation: 目的：提供半导体存储器件，以根据其工作模式产生可变内部时钟信号，该操作模式具有外部时钟信号的两倍。 构成：阵列（110）具有以行和列排列的存储单元。 地址输入电路（120）响应地址时钟信号（CKA）接收外部地址。 选择电路响应于来自地址输入电路的地址选择存储单元。 读出电路（160）从所选存储单元读取数据。 数据输出电路（170）响应于第一和第二数据时钟信号（CKR，CKF）将数据从读取电路输出到外部。 内部时钟发生器电路（180）响应于外部时钟信号及其互补时钟信号产生地址时钟信号和第一和第二数据时钟信号。 内部时钟信号发生器电路产生地址时钟信号，并且第一和第二数据时钟信号的周期是外部时钟信号周期的两倍。

    집적회로의 씨모오스 리시버
    127.
    发明公开
    집적회로의 씨모오스 리시버 无效
    集成电路的CMOS接收器

    公开(公告)号：KR1020040006820A

    公开(公告)日：2004-01-24

    申请号：KR1020020041214

    申请日：2002-07-15

    Applicant: 삼성전자주식회사

    Inventor： 김남석 ,  조욱래 ,  윤용진

    IPC: H03K5/00

    CPC classification number: H03K3/356139 ,  H03K19/018521 ,  H04L25/0272

    Abstract: PURPOSE: A CMOS receiver of an integrated circuit is provided to have a reliability by simply configuring the circuits without utilizing an additional clock circuit. CONSTITUTION: A CMOS receiver of an integrated circuit includes an input circuit(10), a first and a second sensing nodes, a precharge circuit(70), a latch circuit(30), a delay circuit(50), a first logic circuit and a second logic circuit. The input circuit(10) receives the reference voltage signal and the input signal. The precharge circuit(70) makes the first and the second sensing nodes a predetermined voltage level when the first clock signal becomes a first state. The latch circuit(30) generates the voltage difference between the first and the second sensing nodes in response to the voltage level of the input signal when the first clock signal becomes to the second state. The delay circuit(50) generate the second clock signal by delaying the first clock signal to a predetermined time. The first logic circuit generates a first output signal in response to the first sensing node of the delay circuit(50) during the activation of the second clock signal. And, the second logic circuit generates the second output signal in response to the second sensing node during the activation of the second clock signal.

    Abstract translation: 目的：提供集成电路的CMOS接收器，通过简单地配置电路而不利用额外的时钟电路来具有可靠性。 构成：集成电路的CMOS接收器包括输入电路（10），第一和第二感测节点，预充电电路（70），锁存电路（30），延迟电路（50），第一逻辑电路 和第二逻辑电路。 输入电路（10）接收参考电压信号和输入信号。 当第一时钟信号变为第一状态时，预充电电路（70）使第一和第二感测节点成为预定的电压电平。 当第一时钟信号变为第二状态时，锁存电路（30）响应于输入信号的电压电平，产生第一和第二感测节点之间的电压差。 延迟电路（50）通过将第一时钟信号延迟到预定时间来产生第二时钟信号。 第一逻辑电路在激活第二时钟信号期间响应于延迟电路（50）的第一感测节点产生第一输出信号。 并且，第二逻辑电路在激活第二时钟信号期间响应于第二感测节点产生第二输出信号。

    반도체 메모리 장치에서의 내부클럭 발생방법 및 내부클럭발생회로
    128.
    发明授权
    반도체 메모리 장치에서의 내부클럭 발생방법 및 내부클럭발생회로 失效
    반도체메리장치에서의내부클럭방법및내부클럭발생회회

    公开(公告)号：KR100415193B1

    公开(公告)日：2004-01-16

    申请号：KR1020010030749

    申请日：2001-06-01

    Applicant: 삼성전자주식회사

    Inventor： 김남석 ,  박정우

    IPC: G11C11/407

    CPC classification number: G11C7/222 ,  G11C7/22 ,  H03L7/0812

    Abstract: The invention relates to a semiconductor memory device and a method for generating an internal clock, the circuit of the semiconductor device including: a receiver for receiving an external clock; a delay compensation circuit for receiving an output of the receiver and delaying it by as much as the compensation delay time and control delay time subtracted out of a cycle of the external clock; an external control delay part for delaying an output of the delay compensation circuit by as much as the control delay time and unit increase/decrease delay time in response to an external control code; and an internal clock driver for driving an output of the external control delay part and generating an internal clock centered to externally applied data, thereby performing an accurate timing control to an external clock without loss of performance.

    Abstract translation: 本发明涉及一种用于产生内部时钟的半导体存储器件和方法，所述半导体器件的电路包括：接收器，用于接收外部时钟; 一个延迟补偿电路，用于接收接收器的输出并将其延迟多达从外部时钟的一个周期中减去的补偿延迟时间和控制延迟时间; 外部控制延迟部分，用于响应于外部控制码将延迟补偿电路的输出延迟多达控制延迟时间和单位增加/减少延迟时间; 以及内部时钟驱动器，用于驱动外部控制延迟部分的输出并产生以外部施加的数据为中心的内部时钟，从而在不损失性能的情况下对外部时钟执行精确的定时控制。

    조절 가능한 동기 범위를 갖는 동기 미러 지연 회로
    129.
    发明授权
    조절 가능한 동기 범위를 갖는 동기 미러 지연 회로 失效
    조절가능한동기범위를갖는동기미러지연회로

    公开(公告)号：KR100414215B1

    公开(公告)日：2004-01-07

    申请号：KR1020020000230

    申请日：2002-01-03

    Applicant: 삼성전자주식회사

    Inventor： 김태형 ,  윤용진 ,  김남석 ,  이광진

    IPC: H03L7/00

    CPC classification number: H03L7/0814 ,  H03L7/087

    Abstract: A synchronous mirror delay circuit comprises a delay monitor circuit for delaying a reference clock signal from a clock buffer circuit. A forward delay array sequentially delays an output clock signal of the delay monitor circuit to generate delay clock signals, and the mirror control circuit detects a delay clock signal synchronized with the reference clock signal among the delay clock signals. A backward delay array delays a clock signal delayed by the mirror control circuit, and a clock driver receives an output clock signal of the backward delay array to generate the internal clock signal. A locking range control circuit controls a delay time of each clock signal transferred to the delay monitor circuit by the amount of a delay time of each signal transferred to the clock driver when none of delay clock signals of the forward delay array is synchronized with the reference clock signal.

    Abstract translation: 同步镜像延迟电路包括延迟监视电路，用于延迟来自时钟缓冲电路的参考时钟信号。 前向延迟阵列顺序延迟延迟监视电路的输出时钟信号以产生延迟时钟信号，并且镜像控制电路检测延迟时钟信号中与参考时钟信号同步的延迟时钟信号。 后向延迟阵列延迟由反射镜控制电路延迟的时钟信号，并且时钟驱动器接收反向延迟阵列的输出时钟信号以产生内部时钟信号。 锁定范围控制电路在前向延迟阵列的延迟时钟信号都没有与参考时钟同步时，将传送到延迟监视电路的每个时钟信号的延迟时间控制传送到时钟驱动器的每个信号的延迟时间的量 时钟信号。

    터미네이션 회로의 임피던스 업데이트 장치 및 방법
    130.
    发明授权
    터미네이션 회로의 임피던스 업데이트 장치 및 방법 有权
    터미네이션회로의임피던스업데이트장치및방법

    公开(公告)号：KR100410536B1

    公开(公告)日：2003-12-18

    申请号：KR1020010005340

    申请日：2001-02-05

    Applicant: 삼성전자주식회사

    Inventor： 김남석 ,  조욱래

    IPC: H03H11/40

    CPC classification number: H04L25/0298

    Abstract: An impedance updating apparatus includes a terminator circuit for receiving and terminating an external input signal, the terminator circuit having an up-terminator and a down-terminator; and an update controller for separately controlling the up-terminator and the down-terminator based on the level of the external input signal. The update controller includes at least one latch for latching impedance codes of a programmable impedance controller, the impedance codes being used for controlling transistors in the up-terminator and down-terminator. The update controller performs updating impedance of the up-terminator, or down-terminator when an up-update enable signal or a down-update enable signal and a level of the external input signal correspond to a predetermined condition. And the update controller performs updating impedance of the up-terminator, or down-terminator in response to a level of the external input signal during set-up or hold time only. An impedance updating method of termination circuit having up/down terminators and a separate update controller for detecting terminator through which minimum current flows in response to level of an external input signal is also provided which includes the steps of: determining signal levels of an external input signal to thereby detect a terminator through which minimum current flows between the up or down terminator; and impedance updating the detected terminator through which minimum current flows.

    Abstract translation: 一种阻抗更新装置，包括：终端电路，用于接收和终止外部输入信号，终端电路具有上行终端器和下行终端器; 以及更新控制器，用于基于外部输入信号的电平分别控制上行终端和下行终端。 更新控制器包括用于锁存可编程阻抗控制器的阻抗码的至少一个锁存器，所述阻抗码用于控制上行终端和下行终端中的晶体管。 当上升更新使能信号或下降更新使能信号和外部输入信号的电平对应于预定条件时，更新控制器执行上行终端或下行终端的更新阻抗。 并且更新控制器仅在建立或保持时间期间响应于外部输入信号的电平来执行更新上行终端或下行终端的阻抗。 还提供了一种终端电路的阻抗更新方法，该终端电路具有上/下终端器和用于检测响应于外部输入信号的电平而流过最小电流的终端器的单独更新控制器，其包括以下步骤：确定外部输入的信号电平 从而检测在上行或下行终止器之间流过最小电流的终端; 并通过阻抗更新检测到的最小电流流过的端接器。

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