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    전자 장치 및 그 제어 방법
    2.
    发明申请
    전자 장치 및 그 제어 방법 审中-公开

    公开(公告)号：WO2022092440A1

    公开(公告)日：2022-05-05

    申请号：PCT/KR2020/018985

    申请日：2020-12-23

    Applicant: 삼성전자주식회사

    Inventor： 이강욱

    IPC: G06N3/08 ,  G10L13/08 ,  G10L15/26 ,  G10L25/30

    Abstract: 전자 장치 및 그 제어 방법이 개시된다. 본 전자 장치는, 신경망 모델을 저장하는 메모리 및 입력 데이터를 상기 신경망 모델에 입력하여 출력 데이터를 획득하는 프로세서를 포함하고, 상기 신경망 모델은, 입력된 제1 모달리티에 기초한 제1 출력 데이터 및 입력된 제2 모달리티에 기초한 제2 출력 데이터의 비교에 기초하여, 상기 제2 모달리티가 입력되면, 상기 제1 출력 데이터에 대응되는 상기 제1 모달리티를 출력하도록 학습된 모델이며, 상기 제2 모달리티는, 적어도 하나의 마스킹 요소를 포함할 수 있다.

    3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로장치 및 그 장치의 형성방법
    3.
    发明公开
    3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로장치 및 그 장치의 형성방법 有权
    半导体集成电路设备电连接集成电路模块，按三维串行和并行电路顺序堆叠及其形成方法

    公开(公告)号：KR1020090078492A

    公开(公告)日：2009-07-20

    申请号：KR1020080004351

    申请日：2008-01-15

    Applicant: 삼성전자주식회사

    Inventor： 박기태 ,  이강욱 ,  최영돈 ,  이윤상

    IPC: H01L21/768 ,  H01L21/3205

    CPC classification number: H01L25/0657 ,  G11C5/06 ,  H01L23/34 ,  H01L23/5384 ,  H01L23/64 ,  H01L24/17 ,  H01L2224/16 ,  H01L2224/1712 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/06589 ,  H01L2225/1058 ,  H01L2924/09701 ,  H01L2924/14 ,  H01L2924/1434 ,  H01L2924/19106 ,  H01L2924/00

    Abstract: A semiconductor IC device for electrically connecting stacked IC modules with three-dimensional serial and parallel circuits and a forming method thereof are provided to simplify a manufacturing process by using only one photo mask. A semiconductor IC device(158) includes a module substrate, a plurality of first connection patterns, and a plurality of second connection patterns. The module substrate is used for defining a first and second logic regions. The module substrate includes a first circuit region and a first penetrating plug in the first logic region. The module substrate includes a second circuit region and a second penetrating plug in the second logic region. The first connection patterns are electrically connected with the first and second circuit regions through the first and second penetrating plugs. The first connection patterns are formed on one surface and the other surface of the module substrate within the first logic region. The second connection patterns are formed on one surface and the other surface of the module substrate within the second logic region. A part of the first connection patterns is extended along the module substrate. The first connection patterns are partially overlapped with each other. The second connection patterns are overlapped at both sides of the module substrate.

    Abstract translation: 提供了用于将堆叠的IC模块与三维串行和并行电路电连接的半导体IC器件及其形成方法，以通过仅使用一个光掩模简化制造工艺。 半导体IC器件（158）包括模块衬底，多个第一连接图案和多个第二连接图案。 模块衬底用于限定第一和第二逻辑区域。 模块衬底包括第一逻辑区域中的第一电路区域和第一穿透插塞。 模块基板在第二逻辑区域中包括第二电路区域和第二穿透插塞。 第一连接图案通过第一和第二穿透塞与第一和第二电路区域电连接。 第一连接图案形成在第一逻辑区域内的模块基板的一个表面和另一个表面上。 第二连接图案形成在第二逻辑区域内的模块基板的一个表面和另一个表面上。 第一连接图案的一部分沿着模块基板延伸。 第一连接图案彼此部分重叠。 第二连接图案在模块基板的两侧重叠。

    스택 모듈, 이를 포함하는 카드 및 이를 포함하는 시스템
    4.
    发明公开
    스택 모듈, 이를 포함하는 카드 및 이를 포함하는 시스템 有权
    堆叠模块，包括其中的卡和系统

    公开(公告)号：KR1020080107677A

    公开(公告)日：2008-12-11

    申请号：KR1020070055729

    申请日：2007-06-07

    Applicant: 삼성전자주식회사

    Inventor： 백승덕 ,  우메모토미쓰오 ,  이강욱

    IPC: H01L23/12 ,  H01L25/00

    CPC classification number: H01L25/0657 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541

    Abstract: A stack module, a card including the stack module and a system including the card are provided to be applied in a high speed and high integration device by extending the area for forming the internal circuit in the first unit board and the second unit board. A stack module(100) comprises the unit boards(110a, 110b) of Nth, the first select line(S1,S3), and the second select line(S2,S4). The unit board has the respective selection terminal(120) and laminated to each other. The first select line is electrically connected to the each selection terminal of the first unit substrate which is arranged at the odd number layer among the unit boards of Nth. The first select line is extended toward the bottom of the unit boards of Nth through a part of the unit boards of Nth. The second select line is connected to the second unit board each selection terminal arranged in the even number layer among the unit boards of Nth. The second select line is extended toward the bottom of the unit boards of Nth through a part of the unit boards of Nth. The first select line and the second select lines are arranged in the opposite direction based on the selection terminal.

    Abstract translation: 通过在第一单元基板和第二单元基板中扩展用于形成内部电路的区域，提供堆叠模块，包括堆叠模块的卡和包括卡的系统，以被施加在高速和高集成装置中。 堆叠模块（100）包括第N个单元板（110a，110b），第一选择线（S1，S3）和第二选择线（S2，S4）。 单元板具有相应的选择端子（120）并彼此层叠。 第一选择线电连接到第N单元板中布置在奇数层的第一单元基板的每个选择端子。 第一选择线通过Nth的单位板的一部分延伸到第N个单元板的底部。 第二选择线连接到第N单元板中的偶数层中布置的每个选择端子的第二单元板。 第二选择线通过Nth的单位板的一部分延伸到第N个单元板的底部。 第一选择线和第二选择线基于选择端子在相反方向排列。

    멀티 칩 적층 패키지용 반도체 장치의 제조방법
    5.
    发明公开
    멀티 칩 적층 패키지용 반도체 장치의 제조방법 无效
    用于多芯片堆叠封装的半导体器件的制造方法

    公开(公告)号：KR1020080090826A

    公开(公告)日：2008-10-09

    申请号：KR1020070034165

    申请日：2007-04-06

    Applicant: 삼성전자주식회사

    Inventor： 권용재 ,  이동호 ,  강선원 ,  이강욱

    IPC: H01L23/12

    CPC classification number: H01L2224/16145 ,  H01L23/481 ,  H01L21/268 ,  H01L21/304 ,  H01L23/4828 ,  H01L23/522 ,  H01L25/073

    Abstract: A method for manufacturing a semiconductor device for a multi-chip stacked package is provided to solve the pollution problem due to metal gushed from an upper through-electrode during a rear surface polishing process with respect to a semiconductor substrate by selectively removing only a sacrificial structure. A method for manufacturing a semiconductor device for a multi-chip stacked package comprises the following steps of: forming a upper via hole having a depth less than the thickness of a semiconductor substrate(201') on the semiconductor substrate; forming a sacrificial structure filling the upper via hole with a predetermined height; forming an upper through-electrode(210) filling the upper via hole from an upper surface of the sacrificial structure so as to be protruded on the semiconductor substrate; polishing a rear surface of the semiconductor substrate to expose a lower surface of the sacrificial structure; forming a lower via hole exposing a lower end of the upper through-electrode by removing the sacrificial structure; and filling the lower via hole and forming a lower through-electrode(215) which comes in contact with the upper through electrode.

    Abstract translation: 提供一种制造用于多芯片堆叠封装的半导体器件的方法，以通过选择性地仅去除牺牲结构来解决由于在后表面抛光工艺期间从上通孔溅射的金属相对于半导体衬底的污染问题 。 一种用于制造用于多芯片堆叠封装的半导体器件的方法，包括以下步骤：在半导体衬底上形成深度小于半导体衬底（201'）的厚度的上通孔; 形成以预定高度填充上通孔的牺牲结构; 形成从所述牺牲结构的上表面填充所述上通孔的上通孔，以在所述半导体基板上突出; 抛光半导体衬底的后表面以暴露牺牲结构的下表面; 通过去除所述牺牲结构形成暴露所述上通孔的下端的下通孔; 并填充下通孔并形成与上通电接触的下通孔（215）。

    접착 물질에 기인된 보이드에 면역력을 가지는 반도체패키지들 및 그 형성방법들
    6.
    发明授权
    접착 물질에 기인된 보이드에 면역력을 가지는 반도체패키지들 및 그 형성방법들 失效
    具有粘合材料的无效的半导体封装及其形成方法

    公开(公告)号：KR100843718B1

    公开(公告)日：2008-07-04

    申请号：KR1020070007940

    申请日：2007-01-25

    Applicant: 삼성전자주식회사

    Inventor： 권용재 ,  마금희 ,  이동호 ,  이강욱

    IPC: H01L23/12

    CPC classification number: H01L25/50 ,  H01L23/147 ,  H01L23/5385 ,  H01L23/5389 ,  H01L24/24 ,  H01L24/82 ,  H01L25/105 ,  H01L25/18 ,  H01L2224/24051 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/014 ,  H01L2924/14

    Abstract: Semiconductor packages having immunity against voids due to an adhesive material and a method for forming the same are provided to improve electrical characteristics thereof by preventing delamination of a first to third package bodies. A first package body(100) is connected electrically to a printed circuit board(30). The first package body includes a first package substrate(48), a first adhesive pattern(85), and a first package insulating layer(73). The first package insulating layer and the first adhesive pattern are positioned below the first package substrate in order to contact the printed circuit board. The first package insulating layer surrounds the first adhesive pattern. A second package body(200) is electrically connected to the first package body. The second package body includes a second package substrate(148), a second adhesive pattern(185), and a second package insulating layer(173). The second package insulating layer and the second adhesive pattern are positioned below the second package substrate to contact the first package body. The second package insulating layer surrounds the second adhesive pattern. A controller(400) having a protective layer(373) and a controller substrate(348) is electrically connected to the second package body.

    Abstract translation: 提供了具有针对由粘合剂材料引起的空隙的抗扰性的半导体封装件及其形成方法，以通过防止第一至第三封装体的分层来改善其电气特性。 第一封装体（100）电连接到印刷电路板（30）。 第一封装体包括第一封装衬底（48），第一粘合剂图案（85）和第一封装绝缘层（73）。 第一封装绝缘层和第一粘合剂图案位于第一封装基板的下方以便与印刷电路板接触。 第一包装绝缘层围绕第一粘合剂图案。 第二包装体（200）电连接到第一包装体。 第二封装主体包括第二封装衬底（148），第二粘合剂图案（185）和第二封装绝缘层（173）。 第二封装绝缘层和第二粘合剂图案位于第二封装基板的下方以接触第一封装体。 第二包装绝缘层围绕第二粘合剂图案。 具有保护层（373）和控制器基板（348）的控制器（400）电连接到第二封装主体。

    이미지 센서 소자의 마이크로렌즈의 오염 방지 방법 및그를 이용한 이미지 센서 소자의 제조 방법
    8.
    发明授权
    이미지 센서 소자의 마이크로렌즈의 오염 방지 방법 및그를 이용한 이미지 센서 소자의 제조 방법 有权
    防止图像传感器元件的微透镜污染的方法和使用其的图像传感器元件的制造方法

    公开(公告)号：KR100610497B1

    公开(公告)日：2006-08-09

    申请号：KR1020050067248

    申请日：2005-07-25

    Applicant: 삼성전자주식회사

    Inventor： 권용재 ,  이강욱 ,  강석채 ,  김구성 ,  허순욱 ,  김종우 ,  한성일 ,  마금희 ,  이정행

    IPC: H01L27/148

    Abstract: 본 발명은 이미지 센서 소자의 마이크로렌즈의 오염 방지 방법 및 그를 이용한 이미지 센서 소자의 제조 방법에 관한 것이다. 종래의 제조 공정에 있어서, 웨이퍼 활성면에 감광성 접착 패턴을 형성할 때 현상 공정에서 제거되어야 할 마이크로렌즈 상의 감광성 접착제가 잔류하여 마이크로렌즈를 오염시키는 문제가 발생되었다.
    이와 같은 문제점을 해결하기 위해서, 본 발명은 칩 패드 오픈용으로 사용되는 감광막 패턴을 감광성 접착 패턴을 형성한 이후에 벗겨내는 공정을 진행함으로써, 감광막 패턴이 덮고 있는 마이크로렌즈가 감광성 접착제에 의해 오염되는 것을 방지할 수 있다. 즉 감광성 접착 패턴을 형성하는 과정에서 마이크로렌즈 상에 잔류할 수 있는 감광성 접착제는 감광막 패턴 상에 잔류하게 되고, 감광막 패턴을 벗겨내는 과정에서 잔류하는 감광성 접착제도 함께 제거되기 때문에, 마이크로렌즈가 감광성 접착제에 의해 오염되는 것을 방지할 수 있다.
    마이크로렌즈, 감광성, 이미지 센서, 오염, 스트립, 에싱

    Abstract translation: 本发明涉及防止图像传感器元件的微透镜污染的方法以及使用该方法制造图像传感器元件的方法。 在常规的制造过程中，即在显影过程中除去在微透镜的感光性粘接剂的问题，形成感光性粘接剂图案的残留污染物在晶片有源侧的微透镜已经发生。

    적층형 반도체 디바이스의 메탈 범프 리페어 장치 및 방법
    9.
    发明授权
    적층형 반도체 디바이스의 메탈 범프 리페어 장치 및 방법 失效
    用于修复堆叠型半导体器件的金属凸块的装置和方法

    公开(公告)号：KR100558066B1

    公开(公告)日：2006-03-10

    申请号：KR1020040034166

    申请日：2004-05-14

    Applicant: 삼성전자주식회사

    Inventor： 이강욱 ,  정세영

    IPC: H01L23/50

    CPC classification number: H01L21/485 ,  B23K26/351 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2224/0401

    Abstract: 본 발명은 다수 개의 반도체 칩(Chip) 또는 반도체 패키지(Package)가 메탈 범프(Metal Bump)에 의해 적층된 적층형 반도체 디바이스(Stack Type Semiconductor Devices)의 메탈 범프 리페어(Repair) 장치 및 방법에 관한 것이다. 본 발명에 따른 적층형 반도체 디바이스의 메탈 범프 리페어 장치는 적층형 반도체 디바이스가 고정되는 스테이지부와, 레이저 빔(Laser Beam)을 조사하는 레이저 빔 조사부와, 레이저 빔 조사부를 이동시키는 구동부와, 및 레이저 빔 조사부와 구동부를 제어하는 제어부를 포함하는 것을 특징으로 한다. 그리고, 본 발명에 따른 적층형 반도체 디바이스의 메탈 범프 리페어 방법은 적층형 반도체 디바이스의 메탈 범프가 검사되는 제 1 단계와, 불량 메탈 범프에 순차적으로 레이저 빔이 조사됨에 따라 불량 메탈 범프가 리페어되는 제 2 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 적층된 반도체 칩 또는 반도체 패키지의 분리없이 반도체 칩 또는 반도체 패키지를 투과하는 레이저 빔에 의해 불량 메탈 범프가 국부적으로 리페어되고, 이로 인해 제품 수율이 향상되며, 제조 공정비의 손실이 줄어든다.
    적층형 반도체 디바이스, 메탈 범프, 리페어(Repair) 장치, 웨이퍼 레벨 적층 칩 패키지, 볼 그리드 어레이(BGA), 투과 레이저 빔, X-ray

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