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公开(公告)号：KR1019950008254B1
公开(公告)日：1995-07-26
申请号：KR1019920024459
申请日：1992-12-16
IPC: H01L29/80
Abstract: The method reduces the surface recombination of base current by forming a guiding layer of a precise thickness. The method comprises the steps of: forming an emitter mesa struture of n+-type GaAs layer on the n--type AlGaAs layer; forming a base mesa structure of p+-type GaAs layer on the n--type GaAs layer; and including an AlGaAs guiding layer (12) which is formed by the implantation of aluminum into the surface of the base mesa structure.
Abstract translation: 该方法通过形成精确厚度的引导层来减小基极电流的表面复合。 该方法包括以下步骤：在n型AlGaAs层上形成n +型GaAs层的发射极台面; 在n型GaAs层上形成p +型GaAs层的基台面结构; 并且包括通过将铝注入基底台面结构的表面而形成的AlGaAs导向层（12）。
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公开(公告)号：KR1019950008251B1
公开(公告)日：1995-07-26
申请号：KR1019920024456
申请日：1992-12-16
IPC: H01L29/73
Abstract: This method minimizes the size and the parasitic junction capacitance of devices by self-aligning an emitter, a base, a collector electrode, and an activation region with polycrystaline silicon. The method includes the steps of: forming n- epitaxial layer (3), buffer layer (4), nitride layer (5), polycrystal silicon layer (6), and low temerature deposited oxide layer (7) on the p-type silicon substrate (1) sequentially; spreading n+-type polycrystal silicon layer (12) for a collector electrode, forming silicide layer (13) and low temperature deposited oxide layer (14), and spreading the first photoresist layer (15) and the second photoresist layer (16) sequentially; removing the photoresist layers and low temperature deposited oxide layer by dry etching process, forming selectively thermal oxide layer (14a) on the exposed area of the n+-type polycrystal silicon layer and isolating the n+-type polycrystal silicon layer with other electrode sequentially.
Abstract translation: 该方法通过使发射极，基极，集电极电极和具有多晶硅的激活区域自对准来最小化器件的尺寸和寄生结电容。 该方法包括以下步骤：在p型硅上形成n-外延层（3），缓冲层（4），氮化物层（5），多晶硅层（6）和低温沉积氧化物层（7） 基板（1）; 扩散用于集电极的n +型多晶硅层（12），形成硅化物层（13）和低温沉积氧化物层（14），并依次铺展第一光致抗蚀剂层（15）和第二光致抗蚀剂层（16） 通过干蚀刻工艺去除光致抗蚀剂层和低温沉积氧化物层，在n +型多晶硅层的暴露区域上选择性地形成热氧化物层（14a），并依次与其他电极隔离n +型多晶硅层。
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公开(公告)号：KR1019930011283A
公开(公告)日：1993-06-24
申请号：KR1019910021084
申请日：1991-11-25
IPC: H01L21/328
Abstract: 본 발명은 컴퓨터, 통신기기 및 고속정보처리시스템에서 필요로하는 고속바이폴라소자의 제조방법에 관한 것으로서, 종래에는 에미티-베이스 다결정실리콘전극간의 격리를 위한 측벽산화막을 소자의 활성영역안쪽에 정의함으로써, 서브미크론의 에미터선폭을 쉽게 실현할 수 있으나, 두가지의 중요한 단점을 가진다.
첫째, P+다결정실리콘의 선택적 건식시각을 위한 P+다결정 실리콘의 열적산화막 성장시, 붕소(boron)의 역확산에 의한 베이스 접합깊이의 불균일성, 즉 비활성 및 활성 베이스영역을 형성하기 위한 P+불순물의 동시주입으로 베이스의 접합깊이 및 불순물분포의 제어가 어렵다.
둘째, 소자의 전체크기를 결정짓 P+다결정실리콘의 선행정의는 에미터-베이스 및 베이스-콜렉터간이 격리를 위한 P+다결정실리콘의 건식식각시, 식각의 종점결정을 어렵게 한다.
이러한 단점들을 소자제조공정상이 신뢰도를 떨어뜨리는 결과를 초래한다.
본 발명은 소자의 비활성베이스 다결정실리콘 전극을 활성베이스영역과 구분하여 BSG산화막으로 부터 붕소(boron)를 도핑하고 활성베이스영역은 차후 이온주입으로 조절함으로써 불순물농도 및 접합깊이의 제어가 용이하고, 또한 에미터-베이스 격리구간의 건식식각시 넓은 필드 산화막영역이 노출되므로써 건식식각의 종점조정이 용이하게 하여, 바이폴라소자의 전기적특성의 균질화와 공정신뢰도 및 소자성능을 향상시키도록 한 것이다.-
公开(公告)号：KR1019930011272A
公开(公告)日：1993-06-24
申请号：KR1019910021082
申请日：1991-11-25
IPC: H01L29/732
Abstract: 본 발명은 정보의 고속처리와 신호의 선형성을 요하는 시스템에 적용될 수 있는 PSA바이폴라소자 제조방법에 관한 것으로서, 현재까지의 PSA바이폴라소자는 베이스와 컬렉터 전극이 자기정렬되지 않기 때문에 칩집적도의 향상과 기판 접합용량의 감소에 한계가 있으며, 비활성베이스 전극파 컬렉터 전극을 격리시키기 위한 산화막영역은 매몰층 면적의 증가를 초래하여 결과적으로 소자의 칩집적도와 스위칭속도를 저하시키는 등의 문제점이 있었다.
본 발명은 자기정렬된 수직구조의 컬렉터전극을 형성함으로써 바이폴라 소자의 칩 집적도와 스위칭 속도를 향상시킬 수 있도록 바이폴라소자 제조방법을 제공하는 것이다.-
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公开(公告)号：KR101374322B1
公开(公告)日：2014-03-17
申请号：KR1020100125025
申请日：2010-12-08
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/78
Abstract: 반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 제1 도전형의 반도체 기판에 트렌치를 형성하는 것, 트렌치의 측벽 및 바닥면 상에 제2 도전형의 도펀트를 포함하는 트렌치 도펀트 함유막을 형성하는 것, 트렌치 도펀트 함유막 내의 도펀트를 반도체 기판으로 확산시키는 것, 및 트렌치 도펀트 함유막을 제거하는 것을 포함한다.
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公开(公告)号：KR1020100070869A
公开(公告)日：2010-06-28
申请号：KR1020080129603
申请日：2008-12-18
Applicant: 한국전자통신연구원
IPC: H01L21/3065 , H01L21/205
CPC classification number: H01L21/6833 , H01L21/67242 , H01L21/68742
Abstract: PURPOSE: A chucking/dechucking device and a method thereof are provided to prevent dechucking fault by charging and generating a surface charge of a substrate by using a ground voltage due to the surface charge of the substrate. CONSTITUTION: An electrostatic chuck(91) fixes a substrate(80) during a plasma processing. An electrostatic chuck power supply part(70) applies a constant voltage or a reverse voltage to the electrostatic chuck. A lift pin(90) is lifted from the chuck and separates the substrate from the electrostatic chuck. A charge part(72) is connected between the lift pin and the ground terminal. A controller(73) applies the electric charge charged in the charge part to the electrostatic chuck power supply part.
Abstract translation: 目的：提供一种卡盘/脱扣装置及其方法，以通过使用由于基板的表面电荷引起的接地电压进行充电和产生基板的表面电荷来防止脱扣故障。 构成：静电吸盘（91）在等离子体处理期间固定基板（80）。 静电卡盘电源部分（70）向静电卡盘施加恒定电压或反向电压。 提升销（90）从卡盘提起并将基板与静电卡盘分离。 充电部分（72）连接在升降销和接地端子之间。 控制器（73）将充电部分中充入的电荷施加到静电卡盘电源部分。
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公开(公告)号：KR100901689B1
公开(公告)日：2009-06-08
申请号：KR1020070116854
申请日：2007-11-15
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 고압 소자를 포함하는 반도체 회로의 제조 방법에 관한 것으로, 제1 실리콘 기판의 표면에 불순물을 이온 주입하여 딥 웰(deep n-well)을 형성하는 단계; 상기 불순물이 이온주입된 제1 실리콘 기판의 표면에 산화막을 형성하는 단계; 제2 실리콘 기판의 표면에 산화막을 형성하는 단계; 상기 제1 실리콘 기판의 산화막과 상기 제2 실리콘 기판의 산화막을 서로 밀착시킨 후 SOI(Silicon On Insulator) 본딩하여 상기 산화막들이 상기 제1 및 제2 실리콘 기판내에 매몰된 3층 구조를 가지는 SOI 기판을 형성하는 단계; 및 상기 딥 웰상에 고압 소자를 형성하는 단계를 포함하여 구성되며, 이에 의하여 반도체 회로의 제조 공정이 매우 단순화될 뿐 만 아니라 고압 소자의 항복 전압을 보다 용이하게 높여 줄 수 있게 된다.
고압소자, LDMOSFET, SOI
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