公开(公告)号：KR1020000018551A

公开(公告)日：2000-04-06

申请号：KR1019980036191

申请日：1998-09-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순

IPC: H01L21/76

Abstract: PURPOSE: A trench formation method is provided to improve an integration degree by forming fine trenches using a T-shaped gate and prevent damage or pollution by using a surface protection layer. CONSTITUTION: A trench formation method comprises the steps of forming a surface protection layer(24) for controlling height of gate on a semiconductor substrate(20) having a capping layer(22); forming a V-shaped groove(26) in the protection layer and the capping layer by RIE(reactive ion etching) or ICP(inductive coupled plasma) using sputtering effect; and forming a fine trench(27) having same width with the V-shaped groove(26) by using high etching selectivity of the capping layer(22) compared to the protection layer(24).

Abstract translation: 目的：提供沟槽形成方法，通过使用T形门形成细小的沟槽，通过使用表面保护层来防止损坏或污染来提高积分度。 构成：沟槽形成方法包括以下步骤：形成用于控制具有封盖层（22）的半导体衬底（20）上的栅极的高度的表面保护层（24）。 使用溅射效应通过RIE（反应离子蚀刻）或ICP（感应耦合等离子体）在保护层和覆盖层中形成V形槽（26）; 以及与保护层（24）相比，通过使用覆盖层（22）的高蚀刻选择性，与V形槽（26）形成具有相同宽度的细沟槽（27）。

公开(公告)号：KR1020000014894A

公开(公告)日：2000-03-15

申请号：KR1019980034520

申请日：1998-08-25

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  박문평 ,  이태우 ,  박철순

IPC: H01L29/70

CPC classification number: H01L29/66318 ,  H01L29/7371

Abstract: PURPOSE: A method of manufacturing a heterojunction bipolar transistor is provided to better high speed and high frequency characteristics by improving the junction capacitance between a base and a collector. CONSTITUTION: A method of manufacturing a heterojunction bipolar transistor comprises the steps of: sequentially forming a buffer layer, sub-collector layer, a base layer, an emitter layer and an emitter cap layer on a semiconductor substrate; forming an emitter electrode on a selected region of the emitter cap layer; etching for making a pattern while exposing a selected region of the base layer and forming a polyimide layer on both sidewalls of patterned emitter cap and emitter layer; forming a base electrode on a selected region of the exposed base layer; etching for making a pattern while exposing a part of the collector layer and forming P-SiN layer on both sidewalls of a patterned base and a part of the collector layer; etching a remaining collector layer and a part of the sup-collector layer to be formed of an opposite inclination while exposing a part of the sub-collector layer and forming a collector electrode on a selected region of a remaining sub-collector layer; and making the patterned base layer, the collector layer and the sub-collector layer become a non-device region by thermal treatment.

Abstract translation: 目的：通过改善基极和集电极之间的结电容，提供了制造异质结双极晶体管的方法，以获得更好的高速和高频特性。 构成：制造异质结双极晶体管的方法包括以下步骤：在半导体衬底上依次形成缓冲层，副集电极层，基极层，发射极层和发射极盖层; 在所述发射极盖层的选定区域上形成发射极; 蚀刻用于在暴露基底层的选定区域并在图案化发射极帽和发射极层的两个侧壁上形成聚酰亚胺层的同时形成图案; 在所述暴露的基底层的选定区域上形成基极; 蚀刻用于在露出集电极层的一部分并在图案化基底和集电极层的一部分的两个侧壁上形成P-SiN层的同时形成图案; 在剩余的副集电极层的选定区域上暴露一部分副集电极层并形成集电极，蚀刻余下的集电极层和集电极层的一部分，以形成相反的倾斜度; 并且通过热处理使图案化基底层，集电体层和副集电极层成为非器件区域。

公开(公告)号：KR1020000008969A

公开(公告)日：2000-02-15

申请号：KR1019980029097

申请日：1998-07-20

Applicant: 한국전자통신연구원

Inventor： 이태우 ,  박성호 ,  박문평 ,  박철순

IPC: H01L29/70

Abstract: PURPOSE: A heterojunction bipolar transistor with hybrid base is provided to reduce a parasitic resistible component of a base layer and a parasitic capacitance component of a base-collector junction. CONSTITUTION: On an upper portion of a first semiconductor substrate(201), a first buffer layer film(202), a sub-collector layer film(203), a collector layer film(204), and a first base layer film(205) are deposited sequentially to form a first epi layer for connecting a base and a collector. And, on an upper portion of a second semiconductor substrate(210), a second buffer layer film(209), a sub-emitter layer film(208), an emitter layer film(207), and a second base layer film(206) are deposited sequentially to form a second epi layer for connecting a base and a collector. The first and second base layer films are heavily doped, such that it is unnecessary to etch the base layer film.

Abstract translation: 目的：提供具有混合基极的异质结双极晶体管，以减少基极层的寄生电阻分量和基极集电极结的寄生电容分量。 构成：在第一半导体基板（201）的上部，形成有第一缓冲层膜（202），副集电极层膜（203），集电体膜（204）和第一基底膜（205） ）顺序沉积以形成用于连接基底和收集器的第一外延层。 并且，在第二半导体衬底（210）的上部，具有第二缓冲层膜（209），副发射极层膜（208），发射极层膜（207）和第二基底膜（206） ）顺序地沉积以形成用于连接基底和收集器的第二外延层。 第一和第二基底层膜是重掺杂的，使得不需要蚀刻基底层膜。

公开(公告)号：KR1020000000904A

公开(公告)日：2000-01-15

申请号：KR1019980020845

申请日：1998-06-05

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박병선 ,  윤형섭 ,  이진희 ,  박철순 ,  편광의

IPC: H01L21/335

Abstract: PURPOSE: A T-shaped gate forming method is provided to easily form fine gate pattern having a short gate length by using single PMMA(polymethyl methacrylate) resist. CONSTITUTION: The method comprises the steps of forming a silicon oxide(43) on a GaAs substrate(40) having lower metal layers; forming a plurality of insulating layers(44,45,46), wherein the wet etching rate is gradually increased in the direction of upper part; forming a photoresist pattern(48) for a gate bridge pattern; dry-etching the insulating layers(46,45,44) and the silicon oxide(43) using the photoresist pattern as a mask; wet-etching the insulating layers(46,45,44) to form a step-type profile; opening a gate region to flow the photoresist pattern by annealing; forming a gate metal layer(49) such as Ti/Pt/Au on the resultant structure; and forming a T-shaped gate(49a) by lift-off the photoresist pattern(48).

Abstract translation: 目的：提供T形栅极形成方法，通过使用单个PMMA（聚甲基丙烯酸甲酯）抗蚀剂容易地形成具有短栅极长度的精细栅极图案。 构成：该方法包括在具有较低金属层的GaAs衬底（40）上形成氧化硅（43）的步骤; 形成多个绝缘层（44,45,46），其中湿蚀刻速率在上部方向上逐渐增加; 形成用于栅极桥模式的光致抗蚀剂图案（48）; 使用光致抗蚀剂图案作为掩模来干蚀刻绝缘层（46,45,44）和氧化硅（43）; 湿蚀刻绝缘层（46,45,44）以形成阶梯型轮廓; 打开栅极区域以通过退火流动光致抗蚀剂图案; 在所得结构上形成诸如Ti / Pt / Au的栅极金属层（49）; 以及通过剥离光致抗蚀剂图案（48）形成T形门（49a）。

公开(公告)号：KR1019990084767A

公开(公告)日：1999-12-06

申请号：KR1019980016751

申请日：1998-05-11

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 조호성 ,  박경현 ,  이중기 ,  장동훈 ,  박철순

IPC: H01L29/20

Abstract: 본 발명은 평면 매립형 반도체 레이저의 구조 및 그 제조방법으로 특히, 부가적인 공정없이 전류차단층 구조를 변화시켜 반도체 레이저와 광섬유와의 결합 효율을 향상시키는 방법에 관한 것으로서, 평면 매립형 반도체 레이저의 제작은 활성층 영역을 정의하기 위한 메사식각 공정, 활성층 영역으로의 전류 주입을 위하여 활성층 주변에 전류차단층의 1차 재성장 공정 및 활성층 영역 위의 클래드층과 오옴접촉층을 형성하기 위한 2차 재성장 공정으로 구성함으로써, 전류차단층의 구조를 바꾸어 줌으로 인해 효율적으로 출사광의 형태가 변형되는 것을 방지할 수 있을 뿐만 아니라, 전류차단층 구조를 자유롭게 조절할 수 있으므로 출사광의 크기를 증가시킬 수 있어 높은 광결합효율을 가진 평면 매립형 반도체 레이저를 얻을 수 있는 효과가 있다.

公开(公告)号：KR100226434B1

公开(公告)日：1999-10-15

申请号：KR1019960062713

申请日：1996-12-07

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이중기 ,  박경현 ,  조호성 ,  장동훈 ,  박철순

IPC: H01S3/0941

CPC classification number: H01S5/042 ,  H01S5/0425 ,  H01S5/2063

Abstract: 본 발명은 기존의 0.98㎛ 반도체 레이저에서 발생하는 밝은띠에 의한 광출력의 방사 중심축 굴절 현상을 없앤 이온 주입 공정을 이용한 0.98㎛ 반도체 레이저 구조 및 그 제조방법에 관한 것이다. 0.98㎛ 반도체 레이저에서 발생하는 밝은 띠의 제거는 반도체 레이저의 공진기를 따라 주기적으로 이득 변화를 주면 된다. 즉, 공진기 내에서의 밝은 띠 발생의 원인인 이득 분포를 다른 형태로 바꿈으로써 가능하게된다. 본 발명에서는 활성층 위에 이온주입 공정을 통한 절연층을 형성시켜 활성층으로 주입되는 전하 밀도를 조절함으로써 공진기 길이 방향으로서의 빛의 불균형 분포를 상쇄시키는 방법에 관하여 기술하였다.

公开(公告)号：KR100226431B1

公开(公告)日：1999-10-15

申请号：KR1019960061998

申请日：1996-12-05

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 장동훈 ,  박경현 ,  이중기 ,  조호성 ,  박철순

IPC: H01S3/0947

Abstract: 본 발명은 고출력에서도 고차 모드의 발진을 억제하여 기본 모드로 동작하므로서 안정된 광 출력을 내는 고출력 반도체 레이저에 관한 것이다. 고출력화는 반도체 레이저 자체의 고출력화와 모듈로 제작 시 반도체 레이저와 부착 광섬유 사이의 광결합 효율을 높이는 문제로 나누어 생각할 수 있다. 현재 반도체 레이저의 고출력화와 일반 반도체 레이저와 광섬유 사이의 광결합의 고 효율화는 크게 진전되어 있으나 양자를 결합하여 반도체 레이저 모듈을 제작할 때에는 반도체 레이저로부터 방사되는 광출력형태(방사 패턴)가 반도체 레이저의 동작조건에 따라 변함으로써 결과적으로 반도체 레이저 모듈의 성능을 나쁘게 하고 있다. 이와같은 광출력 형태는 기본모드가 아닌 고차모드로 동작시 광결합 효율은 나빠지게 되므로 고출력 반도체 레이저에 있어서 고차모드의 발생 억제가 필수적이다. 따라서 본 발명은 고출력 동작시 고차모드의 발생을 억제하기 위하여 RWG 반도체 레이저의 Channel 부분에 Zn, Be, Si 등의 원소를 확산 또는 Implant 공정을 통하여 channel 부분과 Ridge 부분의 경계부를 일부 혼정화 시키므로서 급준한 유효굴절율 변화를 완화시켜 고출력 동작 시에도 고차모드 동작을 억제시켜 고출력에서도 광결합 효율이 좋은 기본모드로 동작하게 하는 구조의 제작에 있다.

公开(公告)号：KR100224316B1

公开(公告)日：1999-10-15

申请号：KR1019960069812

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 박철순 ,  윤경식 ,  양전욱 ,  오응기 ,  이창석

IPC: H03K23/00

Abstract: [청구범위에 기재된 발명이 속한 기술분야]
다이나믹 주파수 분주기.
[발명이 해결하려고 하는 기술적 과제]
저주파에서의 동작 특성 저하를 개선하기 위한 다이나믹 분주기를 제공함.
[발명의 해결방법의 요지]
제1의 인버터와 상기 인버터에 입력과 출력에 다른 인버터를 교차로 연결시킨 제1의 래치단과 통과 트랜지스터, 그리고 제2 의 인버터와 상기 인버터에 연결된 제2 의 래치단, 그리고 제3의 인버터와 통과 트랜지스터로 구성하고, 이에 따라 종래의 다이아믹 분주기의 인버터에 또 다른 인버터의 입출력을 교차 접속시켜 구성된 래치가 구동 트랜지스터의 게이트-소오스간 캐패시턴스의 충방전에 의한 신호 지연작용을 래치단이 수행하도록 함.
[발명의 중요한 용도]
저주파에서도 동작이 가능한 주파수 분주기.

公开(公告)号：KR100211956B1

公开(公告)日：1999-08-02

申请号：KR1019960014321

申请日：1996-05-02

Applicant: 한국전자통신연구원

Inventor： 김기홍 ,  박종문 ,  박민 ,  박병선 ,  박철순

IPC: H01L21/28

Abstract: 본 발명은 반도체 소자의 다층 금속배선 제조방법에 관한 것으로, 종래의 제조방법이 1차 배선, 비아 홀, 2차 배선의 순서로 진행하는 반면, 본 발명은 비아 홀 대신에 비아 기둥을 이용하며, 1차 배선과 비아 기둥을 하나의 금속도전층으로 금속막의 식각시 감광제와의 선택비 차이를 이요하여 한꺼번에 형성하며, 이어서 PECVD 산화막과 SOG 박막을 이용하여 1차 금속배선의 갭-채움과 평탄화를 수행하고 CMP 또는 애치백 등의 기술을 이용하여 비아기둥의 최상단면이 노출되고 완전히 평탄화가 이루어진 상태에서 2차 금속배선을 완성하는 것으로, 2차 금속배선 이전까지의 단계를 반복 수행함으로써, 다층 금속배선을 쉽게 가능토록 한다.

公开(公告)号：KR1019990051715A

公开(公告)日：1999-07-05

申请号：KR1019970071083

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순 ,  편광의

IPC: H01L29/80

Abstract: 본 발명은 게이트와 드레인 간의 항복(breakdown) 전압 특성을 개선하고, 게이트와 드레인 간의 기생 캐패시턴스(Cgd)를 감소시키기 위해 에피택셜층 성장 및 비대칭형 게이트 리쎄스 구조를 형성하기 위한 비대칭 리쎄스 구조를 갖는 화합물반도체 소자의 제조 방법에 관한 것이다.
본 발명에 의한 화합물반도체 소자의 제조 방법은 종래의 단일층으로 된 오믹층과 달리 이중층의 오믹층을 갖는 반도체 기판층을 채택하므로써 오믹 접촉저항을 감소시킬 수 있다. 또한 이단계 게이트 리쎄스 방법으로 드레인 전극 부근의 오믹층을 제거함으로써, 게이트와 드레인간의 항복 전압 특성을 개선하고, 게이트와 드레인간의 기생 캐패시턴스(Cgd)를 감소시켜서 소자의 고주파 특성을 향상시킬 수 있다. 상기의 목적을 달성하기 위해서 이중층으로 구성된 N+ GaAs 오믹층과 식각정지(etch-stop)층을 갖는 에피택셜층 구조, 이단계 게이트 리쎄스 식각에 의한 비대칭형 게이트 리쎄스 구조를 형성하는 방법과 전자 싸이클로트론 공명(ECR)에 의해 성장한 산화막과 질화막으로 구성된 이중 절연막을 사용하여 소자를 보호하는 방법으로 구성되어 있다.