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公开(公告)号：KR100711525B1
公开(公告)日：2007-04-27
申请号：KR1020050052149
申请日：2005-06-17
Applicant: 한국전자통신연구원
IPC: H03K19/0175
Abstract: 본 발명의 저전압 차동신호 구동회로는, 전원전압 단자와 접지 단자 사이에 설치되며 제1 및 제2 차동 입력 신호에 따라 제1 및 제2 출력 단자로 제1 및 제2 차동 출력 신호를 각각 출력하는 차동 신호 출력부, 및 상기 제1 및 제2 차동 출력 신호의 DC 옵셋 전압에 따라 커먼모드 전압을 생성하는 커먼모드 전압 생성부를 포함하며, 상기 차동 신호 출력부는, 상기 제 1 및 제 2 차동 출력 신호를 일정한 크기로 유지시키는 전류원, 상기 제 1 및 제 2 차동 출력 신호가 일정한 DC 옵셋 전압을 갖도록, 상기 커먼모드 전압에 따라 상기 전원전압 단자와 상기 제 1 출력 단자 사이의 저항 및 상기 전원전압 단자와 상기 제 2 출력 단자 사이의 저항을 조절하는 가변부하부, 및 상기 제 1 및 제 2 차동 출력 신호를 상호 궤환시키는 양궤환 래치를 포함하는 것을 특징으로 한다. 본 발명의 저전압 차동신호 구동회로는 낮은 공급전원에서 고속으로 동작이 가능하고, 공급전원과 동작온도 및 제조공정 등의 변화에 대하여 안정된 신호 잡음 특성과 차동 출력 신호의 크기를 제공하여, 저전압 동작환경에 적용이 용이하다.
저전압, 차동신호, 공급전원, 동작온도, 귀환, 위상, 옵셋, 커먼모드-
公开(公告)号：KR100699448B1
公开(公告)日：2007-03-28
申请号：KR1020060043749
申请日：2006-05-16
Applicant: 한국전자통신연구원
IPC: H03K3/356
CPC classification number: H03K3/356173 , H03K3/0375
Abstract: A flip flop and a CMOS latch circuit of high reliability and low leakage multi-threshold are provided to prevent a leakage current and/or data loss and to reduce an implementation area in a semiconductor chip. A forward clock inverter(22,26) has a low value during a sleep mode period, and applies an output stage logic state by inverting an input stage logic state when an execution clock following a system clock has a first logic state during a non-sleep mode period, and comprises only a low threshold transistor. A reverse clock inverter(24,27) forms a cyclic latch structure with the forward clock inverter, and applies an output stage logic state by inverting the input stage logic state when the execution clock has a second logic state, and includes a high threshold transistor.
Abstract translation: 提供具有高可靠性和低泄漏多阈值的触发器和CMOS锁存电路，以防止漏电流和/或数据丢失并减少半导体芯片中的实现区域。 正向时钟反相器（22,26）在睡眠模式期间具有低值，并且当非系统时钟中的执行时钟在第一逻辑状态期间具有第一逻辑状态时，通过反相输入级逻辑状态来施加输出级逻辑状态， 睡眠模式周期，并且仅包括低阈值晶体管。 逆时钟反相器（24,27）与正向时钟反相器形成循环锁存结构，并且当执行时钟具有第二逻辑状态时通过反相输入级逻辑状态来施加输出级逻辑状态，并且包括高阈值晶体管 。
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公开(公告)号：KR100668364B1
公开(公告)日：2007-01-16
申请号：KR1020050038735
申请日：2005-05-10
Applicant: 한국전자통신연구원
Abstract: 본 발명은 가변 이득 증폭기(Variable Gain Amplifier, 이하, 'VGA'라 함)에 관한 것으로, 제1 및 제2 입력전압을 차동 입력하기 위한 제1 수단과, 외부의 조절전압에 따라 트랜스컨덕턴스의 크기를 조절하여 다양한 출력전류를 발생하기 위한 제2 수단과, 상기 제2 수단에 의해 발생된 출력전류에 따라 가변 이득을 갖는 출력전압을 발생하기 위한 제3 수단과, 상기 제2 수단 및 상기 제3 수단 사이에 접속되어 외부의 공통전압에 따라 출력단에 안정된 전압을 공급하기 위한 제4 수단을 포함함으로써, 저왜곡 및 고대역의 특성을 가지고 고속으로 동작하는 VGA 회로를 집적회로(IC) 내에 내장할 수 있으며, 간단히 구현할 뿐만 아니라 그 면적을 최소화할 수 있는 효과가 있다.
가변 이득 증폭기, CMOS, 차동 형태, 공통전압, 조절전압-
公开(公告)号：KR100598431B1
公开(公告)日：2006-07-11
申请号：KR1020040097666
申请日：2004-11-25
Applicant: 한국전자통신연구원
IPC: G09G3/30
CPC classification number: G09G3/3266 , G09G3/325 , G09G3/3258 , G09G2300/0842
Abstract: 본 발명은 능동 구동 전압/전류형 유기 EL 화소 회로를 개시한다. 특히 한 개의 화소 회로를 사용하여 전압 프로그래밍 방식과 전류 프로그래밍 방식으로 유기 EL을 구동할 수 있는 능동 구동 전압/전류형 유기 EL 화소 회로 및 이러한 화소 회로를 채용한 유기 EL 표시 장치를 제공한다. 본 발명은 프로그램에 의하여 전압형과 전류형에 모두 사용할 수 있어서 화소 회로 및 구동 회로의 유연성이 뛰어나고, 응용도가 뛰어나다.
유기 EL, 화소 회로, 능동 구동, 전압/전류형, 프로그램-
公开(公告)号：KR100592749B1
公开(公告)日：2006-06-26
申请号：KR1020040094283
申请日：2004-11-17
Applicant: 한국전자통신연구원
IPC: H01L21/335
CPC classification number: H01L29/7835 , H01L21/823807 , H01L29/1054 , H01L29/66659
Abstract: 본 발명은 실리콘/실리콘 게르마늄 이종 구조를 가지는 고전압 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 실리콘층, 이완된 실리콘 게르마늄 에피층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판 또는 웰이 형성된 실리콘층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판을 제조한다. 이종접합 구조를 갖는 소자는 전위 우물을 통한 전도 캐리어와 전자 및 홀의 이동도가 증가되어 온 저항이 감소되므로 포화 전류의 크기를 증가시킬 수 있으며, 수직 방향의 전기장의 크기를 감소시킬 수 있어 더욱 높은 항복전압을 유지할 수 있다. 또한, 이종접합을 통한 수직 방향의 전기장이 감소함에 따라 보다 큰 transconductance(Gm) 값을 얻을 수 있으므로 고온 전자 현상이 방지되고 소자의 신뢰성이 향상된다.
이종 구조, 이완층, 에피층, 온 저항, 전기장-
Patent Agency Ranking156.发明授权기능 블럭을 용이하게 구성할 수 있는 소프트아이피의의존성 사양 파일 생성 방법 및 이 기능을 실현하는 기록매체 失效提供依赖性规范文件的方法和存储介质，其能够简单地在软知识产权中创建功能块配置
公开(公告)号：KR100590767B1
公开(公告)日：2006-06-15
申请号：KR1020030092589
申请日：2003-12-17
Applicant: 한국전자통신연구원
IPC: G06F9/45
CPC classification number: G06F17/5045
Abstract: 기능 블럭을 용이하게 구성할 수 있는 소프트아이피의 의존성 사양 파일 생성 방법 및 이 기능을 실현하는 기록 매체가 개시된다. 상기 소프트아이피의 의존성 사양 파일 생성 방법은, 기존의 소프트아이피와 병립 가능하고, 별도의 전용 선택 프로그램이 없어도 신규 또는 기존의 전자회로 설계용 소프트아이피에 사용자 측에서 용이하게 편집할 수 있는 구성 가능 능력을 갖도록 하기 위하여, 소프트아이피의 내부에 존재하는 구성요소들의 상호 의존성 정보를 추출하여 사양으로 기술할 수 있다. 이에 따라, 사용자가 선택하지 않는 기능 블럭과 선별회로는 의존성이 없게 되어서 제거되므로 사용자가 직접 최적화된 규모로 아이피를 재구성 할 수 있고, 설계자 측에서는 1개의 아이피로서 다양한 기능의 디에스에프 파일을 파생 개발하기가 용이하다.
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公开(公告)号：KR100586177B1
公开(公告)日：2006-06-07
申请号：KR1020040015071
申请日：2004-03-05
Applicant: 한국전자통신연구원
IPC: H01L21/027
Abstract: 본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, (a) 식각하고자 하는 대상층 상부에 제 1 식각 배리어층, 등방성 트리밍층 및 감광막을 형성하는 단계와, (b) 감광막을 패터닝하는 단계와, (c) 패터닝된 감광막을 마스크로 등방성 트리밍층을 비등방성 식각하고, 등방성 식각으로 소정의 선폭이 얻어질 때까지 식각하는 단계와, (d) 잔류한 감광막을 제거하고 패터닝된 상기 등방성 트리밍층을 식각 마스크로 제 1 식각 배리어층 및 대상층을 차례로 패터닝하는 반도체 소자의 패턴 형성방법을 제공한다.
반도체 소자 , 트리밍, 패턴, 감광막-
公开(公告)号：KR1020060058791A
公开(公告)日：2006-06-01
申请号：KR1020040097479
申请日：2004-11-25
Applicant: 한국전자통신연구원
CPC classification number: H03M1/0604 , H03M1/1215 , H03M1/167 , H03M1/804
Abstract: 본 발명의 다중 경로 아날로그 디지털 변환기는 별도의 오프셋 보정회로의 추가 없이, 우수한 오프셋 제거를 달성한다.
다중 파이프 라인 아날로그 디지털 변환기는 아날로그 디지털 변환기 및 멀티 플라잉 디지털 아날로그 변환기를 포함하며, 상기 멀티 플라잉 디지털 아날로그 변환기는 샘플링 구간 동안 증폭기의 동작을 최적화 하거나, 증폭기의 보상 커패시터의 용량을 증가시키거나, 증폭기에 인가되는 바이어스 전류를 조절함으로써 오프셋을 효과적으로 제거할 수 있다.-
公开(公告)号：KR1020060054991A
公开(公告)日：2006-05-23
申请号：KR1020040094283
申请日：2004-11-17
Applicant: 한국전자통신연구원
IPC: H01L21/335
CPC classification number: H01L29/7835 , H01L21/823807 , H01L29/1054 , H01L29/66659
Abstract: 본 발명은 실리콘/실리콘 게르마늄 이종 구조를 가지는 고전압 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 실리콘층, 이완된 실리콘 게르마늄 에피층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판 또는 웰이 형성된 실리콘층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판을 제조한다. 이종접합 구조를 갖는 소자는 전위 우물을 통한 전도 캐리어와 전자 및 홀의 이동도가 증가되어 온 저항이 감소되므로 포화 전류의 크기를 증가시킬 수 있으며, 수직 방향의 전기장의 크기를 감소시킬 수 있어 더욱 높은 항복전압을 유지할 수 있다. 또한, 이종접합을 통한 수직 방향의 전기장이 감소함에 따라 보다 큰 transconductance(Gm) 값을 얻을 수 있으므로 고온 전자 현상이 방지되고 소자의 신뢰성이 향상된다.
이종 구조, 이완층, 에피층, 온 저항, 전기장-
公开(公告)号：KR100578745B1
公开(公告)日：2006-05-12
申请号：KR1020040069589
申请日：2004-09-01
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/78
Abstract: 본 발명은 다중 게이트 모스(MOS) 트랜지스터 및 그 제조 방법에 관한 것으로, SOI(silicon on insulator) 기판을 이용하여 2개의 실리콘 핀(fin)이 수직으로 적층된 구조를 형성하고, 상부 실리콘 핀의 4측면과 하부 실리콘 핀의 3측면을 채널로 이용함으로써 채널 폭이 증가되어 소자의 전류구동력이 향상되고, 공정의 최적화 및 안정화를 통해 저전력 및 고성능의 나노급 반도체 집적회로(IC) 및 고집적 메모리 집적회로(IC)를 제작할 수 있다.
실리콘 핀, 다중 게이트, 채널 폭, 공핍, 전류구동력
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