公开(公告)号：KR1019960018732A

公开(公告)日：1996-06-17

申请号：KR1019940031733

申请日：1994-11-29

Applicant: 한국전자통신연구원

Inventor： 남기수 ,  박신종 ,  박상준 ,  김상호

IPC: G02F1/136 ,  G02F1/13 ,  G02F1/133

CPC classification number: G02F1/1362 ,  G02F1/13336

Abstract: 본발명은대형평판디스플레이제조방법에관한것으로특히측면접합방법을사용하여대면적화를구현하도록한 측면접합을이용한대면적평판디스플레이제조방법에관한것으로현재의확보된박막트랜지스터기술을이용하여대화면을구현할수 있는제품기술을측면접합이라는전혀새로운방법으로실현한것으로박막트랜지스터단위패널(2)을측면접합의공정을통하여대면적화를구현하는측면접합의공정과; 상기측면접촉공정을통하여형성된대면적박막트랜지스터판을공통전극용판넬과결합시켜주는공정을통하여제조되도록하는측면접합을이용한대면적평판디스플레이제조방법에관한것이다.

Abstract translation: 本发明通过使用当前薄膜晶体管技术确保在键合到用在平板显示器的制造方法的一个区域来实现使用大型平板显示器制造方法的优化面的接合方法一侧的该特定侧实现大尺寸屏 侧接合工艺的产物描述一种新的方式hangeoteuro薄膜晶体管面板单元（2），其可实现通过接头和的过程中侧的面对优化在所有实现的一侧的结; 一个使用接合侧通过结合通过侧板接触步骤和涉及制造相同的方法用于平板显示区域的共用电极面板形成的大面积的薄膜晶体管的方法生产。

公开(公告)号：KR1019950021796A

公开(公告)日：1995-07-26

申请号：KR1019930028481

申请日：1993-12-18

Applicant: 한국전자통신연구원

Inventor： 안근영 ,  박경호 ,  남기수 ,  강상원

IPC: H01L29/84

Abstract: 본 발명은 기판접합기술을 이용한 압력센서 감지부 제조방법에 관한 것으로서, 종래 기술은 수압부의 크기에 의해 다이어-프램의 크기가 결정되는 문제점을 해결하기 위하여 본 발명에서는 결정방향이 다른 두 기판을 산화막을 개재시켜 접합시키고, 한 기판을 박막화하여 다이러프램 두께로 만들고, 다른 기판에 수압부를 구현하며, 이 수압부를 통해 산화막을 제거시키면 수압부의 크기와 관계없이 다이어프램의 면적을 임의로 조절할 수 있는 제조방법을 제공함으로써 수압부와 다이 어프램을 독립적으로 구현하여 수압부 면적보다 면적이 넓은 다이어프램의 압력센서 감지부를 제작할 수 있는 효과가 있다.

公开(公告)号：KR1019950021264A

公开(公告)日：1995-07-26

申请号：KR1019930028483

申请日：1993-12-18

Applicant: 한국전자통신연구원

Inventor： 유병곤 ,  송윤호 ,  남기수

IPC: H01L21/316 ,  H01L21/31

Abstract: 본 발명은 반도체 장치의 제조에 있어서 웨이퍼상에 게이트산화막을 형성하는 방법에 관한 것으로서, 그 방법은 상기 실리콘웨이퍼(10)상에 고압산화성장법으로 제1산화막(20)을 성장하는 산화막성장공정과; 상기 제1산화막(20)상에 산화막증착법으로 제2산화막(30)을 증착하는 산화막증착공정을 포함하는 것을 특징한다. 이로써, 실리콘웨이퍼와 산화막사이의 계면특성이 좋은 소자를 제조할 수 있다.

公开(公告)号：KR1019950020985A

公开(公告)日：1995-07-26

申请号：KR1019930028692

申请日：1993-12-21

Applicant: 한국전자통신연구원

Inventor： 송윤호 ,  유병곤 ,  남기수

IPC: H01L21/20

Abstract: 본 발명은 박막 트랜지스터용 다결정 실리콘 제조방법에 관한 것으로서, 종래에 열처리 시간이 길고, 결정립 크기의 균일도가 나쁜 문제점을 해결하기 위하여, 본 발명에서는 유리기판(1) 위에 홈을 형성하는 공정(A)과, 상기 기판(1)위에 열처리에 의해서 다결정 실리콘(3)을 형성하는 공정(B)과, 상기 다결정 실리콘(3)을 소정모양으로 만드는 공정(C)를 제공함으로써, 고성능의 트랜지스터를 제작할수 있고, 균일한 특성을 가진 작은 크기의 트랜지스터도 쉽게 제작할 수 있다.

公开(公告)号：KR1019940016466A

公开(公告)日：1994-07-23

申请号：KR1019920025020

申请日：1992-12-22

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 백종태 ,  송윤호 ,  유종선 ,  남기수

IPC: H01L21/335

Abstract: 본 발명은 얕은 접합 형성용으로 추가증착된 규소층을 사용하여 유효접합깊이가 100nm이하인 얕은 접합의 소오스/드레인을 갖는 반도체장치를 제조하는 방법에 관한 것으로, 웨이퍼 전면에 얕은 접합 형성용 다결정 규소막(7)을 약 20-300nm정도 증착하고, 500-900℃정도의 온도에서 열처리하여 얕은 접합 형성용 다결정 규소막을 고상 에픽성장으로 결정화시키고 포토레지스터(8)을 웨이퍼 전면에 도포한 후, 식각하여, 소오드/드레인 영역의 레지스터(8-1)만 남기고 나머지는 모두 제거한 다음, 에치백 공정으로 추가증착 규소 중활성화 영역의 규소막(7-1)만 남기고 나머지는 모두 제거하며, 불순물을 소오스/드레인 영역에 이온주입하여 n+소오스/드레인 접합(9)을 형성한 다음, 급속 열처리나 전기로를 사용하여 고온 활성화하는 것이 특징이다.

公开(公告)号：KR1019930009125A

公开(公告)日：1993-05-22

申请号：KR1019910018989

申请日：1991-10-28

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 유종선 ,  백종태 ,  남기수

IPC: H01L21/335

Abstract: 본 발명은 소오스와 드레인 사이에 높은 펀치드로우 전압(punchthrough voltage)을 얻는 동시에 기생접합용량(parasitic junction capacitance)이 과도하게 커지는 것을 방지하는 n-MOS 트랜지스터의 제조방법 및 그 장치에 관한 것이다.
본 발명은 제1규소산화막(22)과 규소질화막(23)을 순차로 형성하는 단계와, 제2규소산화막을 증착한 후 식각하여 측벽산화막(24)을 형성하는 단계와, 감광막(25)을 도포하는 단계와, 게이트(21)의 상부 감광막을 식각하여 상기 측벽 산화막(24)을 노출시킨 후 불화수소용액으로 상기 측벽산화막(24)을 식각하여 노출되는 부위(27)에 붕소를 이온주입한 다음 남은 감광막을 제거하고 급속열처리 방법 혹은 열확산 방법으로 p영역(28)을 형성하는 다계 및, 인산용액으로 상기 규소질화막(23)을 식각하는 단계를 포함한다.

公开(公告)号：KR1019930000906B1

公开(公告)日：1993-02-11

申请号：KR1019890015137

申请日：1989-10-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이경수 ,  남기수

IPC: H01L21/469 ,  H01L21/203 ,  H01L21/30

Abstract: The insulating nitride thin film for semiconductor devices is prepared by (a) putting a silicon wafer or a matrix substrate on the heater (4) of a vacuum container (6), (b) supplying ammonia gas through the reactive gas inflowing tube (5), (c) supplying nitrogen or helium, or both of gases, or nitrogen and hydrogen through the generated gas inflowing tube (1), (d) nitriding with generated plasma at the plasma generating part (2) applied by high frequency induction coil (8).

Abstract translation: 半导体器件的绝缘氮化物薄膜通过以下步骤制备：（a）将硅晶片或基质衬底放置在真空容器（6）的加热器（4）上，（b）通过反应性气体流入管 ），（c）通过产生的气体流入管（1）供应氮气或氦气，或两者气体或氮气和氢气，（d）在由高频感应线圈施加的等离子体产生部分（2）处产生的等离子体氮化 （8）。

公开(公告)号：KR100399583B1

公开(公告)日：2003-09-26

申请号：KR1019990053515

申请日：1999-11-29

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  김상기 ,  구진근 ,  남기수 ,  이대우 ,  노태문

IPC: H01L27/085

CPC classification number: H01L29/7813 ,  H01L29/0847 ,  H01L29/42368

Abstract: The present invention relates to a method of fabricating a vertical TI)MOS power device using sidewall spacers and a self-align technique and a TDMOS power device of the same. The TDMOS according to the present invention is fabricated using only 3 masks and a source is formed using the self-align technique to embody a highly integrated trench formation. During the process, ion implantation of high concentration into the bottom of the trench makes a thick oxide film grow on the bottom and the corner of the gate, so that electrical characteristic, specifically leakage current and breakdown voltage of the device can be improved. Also, process steps can be much decreased to lower process cost, high integration is possible, and reliability of the device can be improved.

Abstract translation: 本发明涉及一种使用侧壁间隔件和自对准技术以及TDMOS功率器件制造垂直TI功率器件的方法。 根据本发明的TDMOS仅使用3个掩模制造，并且使用自对准技术形成源以体现高度集成的沟槽形成。 在此过程中，高浓度的离子注入到沟槽的底部使得在栅极的底部和拐角处生长出厚的氧化膜，从而可以改善器件的电特性，特别是漏电流和击穿电压。 而且，可以大大减少工艺步骤以降低工艺成本，可以实现高度集成，并且可以提高装置的可靠性。

公开(公告)号：KR100345400B1

公开(公告)日：2002-07-26

申请号：KR1019990043377

申请日：1999-10-08

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  김종대 ,  남기수 ,  구진근

IPC: H01L21/76

Abstract: 본발명은반도체소자의공정기술에있어서소자의격리, 커패시터및 트렌치게이트제조시에이용되는트렌치(trench) 형성방법에관한것으로, 트렌치코너에서성장되는산화막두께를기존의방법으로성장시킨두께보다두껍게성장시켜전체적으로트렌치내면에균일한산화막을성장시키거나코너부분의열산화막을더 두껍게성장시키는트렌치형성방법에관한것이다. 본발명은 (100) 실리콘기판위에트렌치를형성하고난 후트렌치코너상부코너부분의산화막혹은질화막을 300Å ~ 3000Å정도습식식각한후 1000℃~1200℃의 고온에서수소를주입하여열처리함으로써트렌치내벽및 코너부분의결정면을재배열시켜각각의재배열된면에각각다른산화막성장속도를갖게하는것이다. 즉트렌치코너부분은산화막성장속도가가장빠른 (111) 결정면이생성되어단위시간당다른면보다두꺼운산화막이성장된다. 따라서, 열산화막성장시간을조절함으로써트렌치내부에균일한산화막혹은트렌치코너에더 두꺼운산화막을성장시킬수 있게된다. 그결과전기적특성특히소자의신뢰성은크게향상시킬수 있다

公开(公告)号：KR100289057B1

公开(公告)日：2001-10-24

申请号：KR1019970070310

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  이상용 ,  김상기 ,  구진근 ,  남기수

IPC: H01L29/78

Abstract: PURPOSE: A structure of a high voltage double diffused power device is provided to reduce efficiently a breakdown effect generating between a channel surface and a drift region by forming a ring for limiting a buried electric field on the drift region. CONSTITUTION: A buried oxide layer(102) and an epitaxial layer(103) are formed on substrate(101) to enhance a breakdown voltage and an on-resistance value of a high voltage double diffused power device. After forming a well region(104) and a drift region(105) on the epitaxial layer, a well contact point(106) and a source(107) are formed on the well region(104) and a drain(108) is formed on the drift region(105). A buried electric field limiting ring is formed by implanting a different impurity ion with an ion of the drift region using a high energy ion injection process to increase a breakdown voltage, thereby reducing a surface electric field effect in the drift region. A gate oxide layer(109) is formed on the well region and the drift region. A gate metal(111), a source metal(112) and a drain metal(110) are formed.