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公开(公告)号：KR100275535B1
公开(公告)日：2001-01-15
申请号：KR1019970069568
申请日：1997-12-17
Applicant: 한국전자통신연구원
IPC: H01L27/08
Abstract: PURPOSE: A method for isolating a CMOS circuit for ultra-high frequency is provided to isolate elements by intercepting a path of leakage current due to a potential difference between wells in a state of floating well. CONSTITUTION: A plurality of n- well(2,2') is formed in a predetermined interval on a high resistance p type substrate(1). A plurality of n+ region(3,3') is formed within the n- wells(2,2'). A guard ring is formed between the n- wells(2,2'). The guard ring is formed with a p+ region(4) and an n+ region(7). The n- wells(2,2') are extended to a vertical direction and a horizontal direction in order to form N-well lack regions(5,5') if voltages(V1,V2) are applied to the n+ regions(3,3') of a CMOS circuit. An isolation process between elements is generated since the n+ region(4) and the guard ring of the p+ region(7) are formed between the n- wells(2,2').
Abstract translation: 目的：提供一种用于隔离超高频CMOS电路的方法，通过在浮置状态下由于阱之间的电位差截取泄漏电流的路径来隔离元件。 构成：在高电阻p型衬底（1）上以预定间隔形成多个n阱（2,2'）。 在n阱（2,2'）内形成多个n +区（3,3'）。 在n阱（2,2'）之间形成保护环。 保护环由p +区域（4）和n +区域（7）形成。 如果将电压（V1，V2）施加到n +区域（3），则n阱（2,2'）被延伸到垂直方向和水平方向，以形成N阱缺失区域（5,5'） ，3'）。 由于n +区域（4）和p +区域（7）的保护环形成在n阱（2,2'）之间，因此产生元件之间的隔离处理。
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公开(公告)号：KR100240647B1
公开(公告)日：2000-01-15
申请号：KR1019970039496
申请日：1997-08-20
Applicant: 한국전자통신연구원
IPC: H01L27/108
Abstract: 본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 모노리딕 실리콘 고주파 집적회로에 적용되는 엠 아이 엠(이하 MIM이라 한다) 캐패시터 제조 방법에 관한 것이다.
고주파 직접회로에 적용되는 스파이럴 인덕터 및 캐패시터의 제조시, 실리콘 기판의 도전성으로 인한 전자파의 손실 및 금속선의 저항과 기판 사이의 기생성분 등의 영향때문에, 큰 캐패시턴스를 가지면서 성능이 우수한 캐패시터를 구현하는데 많은 어려움이 있다. 특히 MIM 캐패시터 제조시, 다층 금속배선 공정에서 캐패시터를 위한 여분의 금속배선 공정이 필요하므로 공정이 복잡해지고 수율이 떨어지는 문제점이 발생한다.
본 발명에서는 여분의 금속배선 공정이 필요 없고 모노리딕 실리콘 고주파 집적회로에 적용되는 MIM 캐패시터의 새로운 제조 방법을 제시한다.-
公开(公告)号：KR1019990051081A
公开(公告)日：1999-07-05
申请号：KR1019970070320
申请日：1997-12-19
Applicant: 한국전자통신연구원
IPC: H01L21/265
Abstract: 본 발명은 이온 주입기에 의한 불순물 주입 과정과 마스크 효과에 의한 불순물 농도의 차별화를 가능케하는 반도체 소자의 제조방법에 관한 것으로서, 불순물 이온 주입시 마스크 층에 의한 이온 주입의 억제 효과를 이용하여 소오스 드레인 영역에는 얇은 접합층을(shallow junction) 형성하게 하고, 폴리 실리콘 게이트에는 불순물 농도가 깊고 높게 형성하도록 하여 종래의 불순물 이온 주입에 의한 폴리 실리콘 게이트에 비하여 향상된 전기적 특성을 가지도록 하였다.
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公开(公告)号：KR100194580B1
公开(公告)日：1999-06-15
申请号：KR1019960067578
申请日：1996-12-18
Applicant: 한국전자통신연구원
IPC: H03K23/00
Abstract: 본 발명은 출력신호의 주기가 입력신호 주기의 분수비가 되도록 신호를 변화시키는 분수비 분주회로에 관한 것으로, 두 개의 정수 분주기에서 나오는 출력신호를 다단의 지연소자를 거치게 하고 각각의 지연소자의 출력을 스위칭 로직회로에 연결하여 상승신호 및 하강신호 타이밍을 취하여 분수비로 분주하여 출력하되, 지연소자의 첫단의 입력과 끝단의 출력을 비교하여 동기시키고 필터를 통과하게하여 다시금 첫단의 지연소자에 입력시켜 지연시간을 조절하게 함으로, 종래의 분수비 분주회로에서 발생하는 지터의 발생을 줄이는 분수비 분주방법 및 그 회로를 제공하기 위한 것이다.
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公开(公告)号：KR1019990038949A
公开(公告)日：1999-06-05
申请号：KR1019970058841
申请日：1997-11-07
Applicant: 한국전자통신연구원
IPC: H01C13/02
Abstract: 본 발명은 모놀리식 마이크로파 집적회로(MMIC)용 가변 축전기 및 저항 설계방법에 관한 것으로서, MMIC 제작에 있어서 레이저를 이용하여 금속선의 단락 및 개방이 가능한 것을 이용하여 축전기에 대해 직렬연결 및 병렬연결을 혼합하여 공정 후 축전 용량의 목표 값을 맞추면 조정이 필요 없으며 축전 용량이 목표 값보다 작게 되면 직렬로 연결된 축전기를 단락시켜서 목표 축전 용량 값을 맞추고 축전 용량이 목표 값보다 크게 제작되면 병렬로 연결된 축전기의 연결 금속선을 개방시켜서 목표 축전 용량 값을 맞추는 레이아웃을 제공함으로써, 축전 용량과 저항의 미세 조절이 가능하지만 공정의 결과 축전 용량과 저항이 목표 값에 맞도록 제작되었을 때는 조정이 필요 없어서 조정을 최소화하기 위한 방법으로 수율을 떨어뜨리지 않으면서 가능한 한 � ��동 소자의 조정을 최소화하여 제작 기간 및 공정 가격을 최소화할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019990016810A
公开(公告)日：1999-03-15
申请号：KR1019970039496
申请日：1997-08-20
Applicant: 한국전자통신연구원
IPC: H01L27/108
Abstract: 본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 모노리딕 실리콘 고주파 집적회로에 적용되는 엠 아이 엠(이하 MIM이라 한다) 캐패시터 제조 방법에 관한 것이다.
고주파 직접회로에 적용되는 스파이럴 인덕터 및 캐패시터의 제조시, 실리콘 기판의 도전성으로 인한 전자파의 손실 및 금속선의 저항과 기판 사이의 기생성분 등의 영향때문에, 큰 캐패시턴스를 가지면서 성능이 우수한 캐패시터를 구현하는데 많은 어려움이 있다. 특히 MIM 캐패시터 제조시, 다층 금속배선 공정에서 캐패시터를 위한 여분의 금속배선 공정이 필요하므로 공정이 복잡해지고 수율이 떨어지는 문제점이 발생한다.
본 발명에서는 여분의 금속배선 공정이 필요 없고 모노리딕 실리콘 고주파 집적회로에 적용되는 MIM 캐패시터의 새로운 제조 방법을 제시한다.-
公开(公告)号：KR1019980033934A
公开(公告)日：1998-08-05
申请号：KR1019960051779
申请日：1996-11-04
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: CMOS 메모리 소자에서 게이트(gate) 전극의 저항 값은 게이트 전극의 재질에 따라서 차이를 가지게 되며 통상적으로 사용되는 다결정규소막(polysilicon)을 사용한 게이트 전극은 금속 재질의 게이트 전극에 비하여 상대적으로 높은 저항 값을 가지고 있어 신호처리에 소모되는 전력의 손실이 높으며, 구동 성능도 느린 문제점을 해결하기 위한 본 발명은 게이트 전극의 재질에 의한 반도체 소자의 성능을 개선하고, 서브 마이크론급 이하의 반도체 소자에서 적용이 가능한 반도체 소자의 제조 방법을 구현하기 위하여 메모리 소자의 게이트 전극을 저저항 물질인 금속 배선을 사용하여 다결정규소막과 알루미늄막 등과 같은 금속 박막의 다층 구조로 형성하고, 소자의 제조 공정이 보편화되어 있는 실리콘 CMOS 제조공정을 사용하여 자기 정렬된 이중 게이트 구� ��의 반도체 소자 제조 방법이 개시된다.
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公开(公告)号：KR1019980020010A
公开(公告)日：1998-06-25
申请号：KR1019960038318
申请日：1996-09-05
Applicant: 한국전자통신연구원
IPC: H01F38/32
Abstract: 본 발명은 스피럴 인덕터의 구조에 관한 것으로, 2층 이상의 다층 금속 배선으로 형성된 스피럴 인덕터에 있어서, 선택된 2개의 금속 배선중 제1금속배선을 나선 형태로 배칟한 후 제1금속 배선과 중첩되도록 제2금속 배선을 나선 형태로 배치하여 인덕턴스와 자기 공진 주파수를 증가시킬 수 있으며, 제1금속 배선의 패턴 사이에 제2금속 배선이 위치하도록 나선 형태로 배치함으로써 같은 면적에 2배 이상의 회전수를 형성할 수 있어 기생 캐패시턴스를 감소시킬 수 있다. 또한 3층 이상의 다층 금속 배선으로 형성된 스프럴 인덕터에 있어서, 선택된 3개의 금속 배선중 제1금속 배선을 직선으로 배치하고 제1금속 배선 상부에 제2금속 배선과 제3금속 배선을 나선형태로 배치함으로써 같은 면적에 2배 이상의 회전수를 형성할 수 있어 인덕턴스를 증가시킬 수 있다.
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