公开(公告)号：DE102008026212B4

公开(公告)日：2013-04-04

申请号：DE102008026212

申请日：2008-05-30

Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

Inventor： GRILLBERGER MICHAEL ,  LEHR MATTHIAS

IPC: H01L23/544 ,  H01L21/66 ,  H01L21/768 ,  H01L23/52

Abstract: Halbleiterbauelement mit: einer SOI-Konfiguration mit einem Substrat (201), einer vergrabenen isolierenden Schicht (204) und einem darüberliegenden Halbleitergebiet (202); einem Chipgebiet mit einem Metallisierungssystem; mehreren Schaltungselementen, die in und über dem Halbleitergebiet gebildet sind; einem Chipversiegelungsgebiet, das in dem Metallisierungssystem gebildet ist und das Chipgebiet von einem Rahmengebiet trennt; und einem leitenden Pfad, der mit den mehreren Schaltungselementen verbunden ist und einen vergrabenen Bereich aufweist, der unter einem Teil des Chipversiegelungsgebiets ausgebildet ist, wobei der vergrabene Bereich zumindest teilweise in dem Substrat (201) gebildet ist.

公开(公告)号：SG188041A1

公开(公告)日：2013-03-28

申请号：SG2012056818

申请日：2012-07-31

Applicant: GLOBALFOUNDRIES INC

Inventor： TIM BALDAUF ,  ANDY WEI ,  TOM HERRMANN ,  STEFAN FLACHOWSKY ,  RALF ILLGEN

Abstract: THRESHOLD VOLTAGE ADJUSTMENT IN A FIN TRANSISTOR BY CORNER IMPLANTATION5 When forming sophisticated multiple gate transistors and planar transistors ina common manufacturing sequence, the threshold voltage characteristics of the multiple gate transistors may be intentionally "degraded" by selectively incorporating a dopant species into corner areas of the semiconductor fins, thereby obtaining a superior adaptation of the threshold voltage characteristics of multiple gate transistors10 and planar transistors. In advantageous embodiments, the incorporation of the dopant species may be accomplished by using the hard mask, which is also used for patterning the self-aligned semiconductor fins.Figure 2A

公开(公告)号：DE102011003232B4

公开(公告)日：2013-03-28

申请号：DE102011003232

申请日：2011-01-27

Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

Inventor： SCHEIPER THILO ,  WEI ANDY ,  FLACHOWSKY STEFAN ,  HOENTSCHEL JAN

IPC: H01L21/336 ,  H01L21/283 ,  H01L21/302 ,  H01L21/8234

Abstract: Verfahren mit: Bilden einer Schicht eines Platzhaltermaterials über einer Halbleiterschicht eines Halbleiterbauelements, wobei die Halbleiterschicht ein erstes Halbleitergebiet und ein zweites Halbleitergebiet aufweist, die lateral durch ein Isolationsgebiet getrennt sind; Ausführen eines Einebnungsprozesses derart, dass eine eingeebnete Oberfläche der Schicht aus Platzhaltermaterial geschaffen wird; Bilden einer Platzhalterelektrodenstruktur zumindest aus der Schicht aus Platzhaltermaterial nach dem Ausführen des Einebnungsprozesses, wobei die Platzhalterelektrodenstruktur über dem ersten Halbleitergebiet und dem zweiten Halbleitergebiet und über dem Isolationsgebiet erzeugt wird; und Ersetzen des Platzhaltermaterials der Platzhalterelektrodenstruktur zumindest durch ein leitendes Elektrodenmaterial derart, dass eine Gateelektrodenstruktur geschaffen wird.

公开(公告)号：DE102007015503B4

公开(公告)日：2013-03-21

申请号：DE102007015503

申请日：2007-03-30

Applicant: GLOBALFOUNDRIES INC

Inventor： MARXSEN GERD ,  STOECKGEN UWE ,  HEINRICH JENS ,  HOEFGEN ALEXANDER

IPC: H01L21/302 ,  B24B37/013 ,  B24B37/04 ,  B24B37/30

Abstract: System (100) zum chemisch-mechanischen Polieren mit: einer Poliervorrichtung zum Polieren einer Oberfläche eines Substrats (108), wobei die Poliervorrichtung einen steuerbar bewegbaren Polierkopf (104), aufweist, der ausgebildet ist, das Substrat (108), aufzunehmen und in Position zu halten, wobei der Polierkopf zwei oder mehr kraftausübende Zonen (140-1, 140-2, 140-3) zum Ausüben unterschiedlicher zonenspezifischer Kräfte auf mindestens zwei Zonen (141-1, 141-2, 141-3) des Substrats (108), aufweist, wobei die zonenspezifischen Kräfte durch ein unter Druck stehendes Gas, eine unter Druck stehende Flüssigkeit oder durch elektromechanische Wandler ausgeübt werden; einem Sensor (131) zum Ermitteln zonenspezifischer Substratdaten, die sich auf mindestens zwei Zonen (141-1, 141-2, 141-3) des Substrats (108), beziehen; einer Steuerung (120) zum Erzeugen mindestens jeweils eines Einstellwertes für zwei oder mehr Betriebsparameter des Poliersystems (100) in einem nachfolgenden chemisch-mechanischen Polierprozess in Reaktion auf die zonenspezifischen Substratdaten, wobei die Steuerung (120) die mindestens zwei oder mehr kraftausübenden Zonen (140-1, 140-2, 140-3) ansteuert,...

公开(公告)号：DE102010040071B4

公开(公告)日：2013-02-07

申请号：DE102010040071

申请日：2010-08-31

Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

Inventor： SCHALLER MATTHIAS ,  FISCHER DANIEL ,  OSZINDA THOMAS

IPC: H01L21/311 ,  H01L21/768 ,  H01L21/82

Abstract: Verfahren zur Herstellung eines Metallisierungssystems eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden einer Öffnung in einem dielektrischen Material mit kleinem &egr;, die sich zu einem Metallgebiet erstreckt, durch Einwirken auf das dielektrische Material mit kleinem &egr; mittels einer reaktiven plasmaunterstützen Ätzatmosphäre, wobei das dielektrische Material mit kleinem &egr; Silizium, Sauerstoff, Kohlenstoff und Wasserstoff enthält und wobei durch die Einwirkung der reaktiven plasmaunterstützen Ätzatmosphäre ungesättigte Siliziumbindungen in einer freiliegenden Grenzflächenschicht des dielektrischen Materials mit kleinem &egr; entstehen; Ausführen einer Oberflächenbehandlung an dem dielektrischen Material mit kleinem &egr;, das die Öffnung enthält, unter Zuführung von Prozessgasen, die eine reaktive Sorte in Form von Wasserstoff, Stickstoff, Kohlenstoff, Chlor, Brom oder Jod enthalten, derart, dass die ungesättigten Siliziumbindungen durch die reaktive Sorte gesättigt werden, bevor das Halbleiterbauelement einer feuchtigkeitsenthaltenden Umgebung ausgesetzt wird; und Ersetzen eines wesentlichen Teils der reaktiven Sorte durch eine Substitutionssorte, die eine Methylgruppe enthält, in der Grenzflächenschicht, so...

公开(公告)号：DE102011080438B3

公开(公告)日：2013-01-31

申请号：DE102011080438

申请日：2011-08-04

Applicant: GLOBALFOUNDRIES INC

Inventor： OSTERMAY INA ,  ILLGEN RALF ,  FLACHOWSKY STEFAN

IPC: H01L21/336 ,  H01L21/283 ,  H01L21/8234 ,  H01L29/49 ,  H01L29/78

Abstract: Bei der Herstellung komplexer Halbleiterbauelemente mit Metallgateelektrodenstrukturen mit großem &egr; und n-Kanaltransistoren wird ein besseres Leistungsverhalten erreicht, indem epitaktisch aufgewachsene Halbleitermaterialien eingebaut werden, beispielsweise eine verformungsinduzierende Silizium/Kohlenstofflegierung in Verbindung mit einem n-dotierten Siliziummaterial, so dass ein akzeptabler Schichtwiderstand erreicht wird.

公开(公告)号：DE102011080022A1

公开(公告)日：2013-01-31

申请号：DE102011080022

申请日：2011-07-28

Applicant: GLOBALFOUNDRIES INC

Inventor： OSZINDA THOMAS ,  UHLIG BENJAMIN

IPC: G01N15/08

Abstract: Gemäß der vorliegenden Erfindung werden eine Messstruktur und entsprechende Verfahren zu deren Bereitstellung und Anwendung angegeben, so dass sich eine standardisierte Bewertung der Porosität und der mittleren Porengröße für Materialien durchführen lässt. Beispielsweise können erfindungsgemäß dielektrische Materialien in komplexen Metallisierungssystemen von Halbleiterbauelementen, Katalysatormaterialien, Materialien zur Speicherung eines Gases, und dergleichen effizient und schnell bewertet werden.

公开(公告)号：DE102011079835A1

公开(公告)日：2013-01-31

申请号：DE102011079835

申请日：2011-07-26

Applicant: GLOBALFOUNDRIES INC

Inventor： AUERSPERG JUERGEN ,  LEHR MATTHIAS ,  KUECHENMEISTER FRANK

IPC: H01L21/58 ,  H01L21/52

Abstract: Es wird ein Reflow-System und ein Verfahren offenbart, in welchen thermisch induzierte Verspannung bei der Befestigung einer oder mehrerer Halbleiterchips an einem Gehäusesubstrat mittels eines Lotmaterials durch Umsetzung einer zwei- oder mehrstufigen Abkühlphase verringert werden kann. Auf diese Art wird eine gewünschte Kornstruktur erhalten, während gleichzeitig ein gewisses Maß an Entspannung einer Verspannung während einer finalen Abkühlphase mit reduzierter Kühlrate erreicht wird.

公开(公告)号：DE102012207116A1

公开(公告)日：2013-01-03

申请号：DE102012207116

申请日：2012-04-27

Applicant: GLOBALFOUNDRIES INC

Inventor： KIM RYOUNG-HAN

IPC: H01L21/768 ,  H01L21/3213 ,  H01L23/522

Abstract: Es wird eine Mehrschichtverbindungsstruktur hergestellt, indem ein Substrat (40) mit einem ersten Dielektrikum (50, 27) zur Aufnahme der Mehrschichtverbindung (39) darauf bereitgestellt wird, wobei die Mehrschichtverbindungsstruktur einen unteren Leiter MN (22, 23), einen oberen Leiter MN+1 (34, 35), eine dielektrische Zwischenschicht (DIL) (68) und eine verbindende Kontaktdurchführung VN+1/N (36, 36') aufweist. Der untere Leiter MN (22, 23) besitzt eine erste obere Oberfläche (61), die in einer Vertiefung unterhalb einer zweiten oberen Oberfläche (56) des ersten Dielektrikums (50, 27) angeordnet ist. Die DIL (68) ist über der ersten (61) und der zweiten (56) Oberfläche ausgebildet. Es wird eine Aussparung (1263) durch die DIL (68) von einer gewünschten Position (122) des oberen Leiters MN+1 (34) aus geätzt, wodurch die erste Oberfläche (61) freigelegt wird, Die Aussparung (1263) wird mit einem weiteren elektrischen Leitermaterial (80) gefüllt, um den oberen Leiter MN+1 (34) und die verbindende Kontaktdurchführung VN+1/N (36, 36') zu bilden, die einen elektrischen Kontakt zu der ersten oberen Oberfläche (61) herstellt. Eine kritische Abmessung (32, 37) zwischen anderen (23) Leitern der unteren Leiter MN (22, 23) und der Kontaktdurchführung VN+1/N (36, 36') wird vergrößert. Es werden Leckströme und Elektromigration dazwischen verringert.

公开(公告)号：DE102010064283B4

公开(公告)日：2012-12-27

申请号：DE102010064283

申请日：2010-12-28

Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

Inventor： SCHEIPER THILO ,  WEI ANDY

IPC: H01L21/8234 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/088

Abstract: Verfahren mit: Bilden einer Hartmaskenschicht über einem Halbleitergebiet eines Halbleiterbauelements, wobei die Hartmaskenschicht strukturiert wird, so dass sie mehrere Hartmaskenstrukturelemente aufweist, die eine laterale Größe und Lage von mehreren Stegen festlegen, die in dem Halbleitergebiet zu erzeugen sind; Bilden einer Platzhaltergateelektrodenstruktur über den mehreren Hartmaskenstrukturelementen; Bilden von Drain- und Sourcegebieten in dem Halbleitergebiet in Anwesenheit der Platzhaltergateelektrodenstruktur; Erzeugen der Stege in dem Halbleitergebiet durch Entfernen eines Platzhaltermaterials der Platzhaltergateelektrodenstruktur und durch Erzeugen von Aussparungen in dem Halbleitergebiet unter Anwendung der Hartmaskenstrukturelemente als Ätzmaske; und Bilden eines Gatedielektrikumsmaterials und eines Elektrodenmaterials in den Aussparungen und über den Stegen.