公开(公告)号：KR1020010048716A

公开(公告)日：2001-06-15

申请号：KR1019990053515

申请日：1999-11-29

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  김상기 ,  구진근 ,  남기수 ,  이대우 ,  노태문

IPC: H01L27/085

CPC classification number: H01L29/7813 ,  H01L29/0847 ,  H01L29/42368

Abstract: PURPOSE: A method for manufacturing a trench gate power device using a self-aligned technology is provided to form a trench double diffused metal-oxide-semiconductor(TDMOS) power device by using only three masks wherein a trench sidewall layer and a self-aligned technique are utilized. CONSTITUTION: After an oxide layer and a nitride layer are sequentially grown on a silicon substrate, impurity ions are implanted by using the first mask to form a channel layer of a device. After a sidewall oxide layer and a trench are sequentially formed on the resultant structure, the sidewall oxide layer is eliminated to implant impurity ions into the bottom surface of the trench and into the region where the sidewall layer is eliminated. A gate oxide layer is grown on the surface of the trench. Polycrystalline silicon is filled inside the trench by using the second mask to form a gate electrode. An oxide layer is deposited on the trench, and an etch-back process is performed until the nitride layer is exposed. The nitride layer is removed. Impurity ions are implanted to form a body contact by using a self-aligned technology. An electrode for forming a terminal is formed on the resultant structure by using the third mask.

Abstract translation: 目的：提供一种使用自对准技术制造沟槽栅极功率器件的方法，以通过仅使用三个掩模形成沟槽双扩散金属氧化物半导体（TDMOS）功率器件，其中沟槽侧壁层和自对准 技术被利用。 构成：在硅衬底上依次生长氧化物层和氮化物层之后，通过使用第一掩模注入杂质离子以形成器件的沟道层。 在所得结构上顺序地形成侧壁氧化物层和沟槽之后，消除侧壁氧化物层，以将杂质离子注入到沟槽的底表面中，并进入去除侧壁层的区域。 栅极氧化层生长在沟槽表面上。 通过使用第二掩模将多晶硅填充在沟槽内部以形成栅电极。 在沟槽上沉积氧化物层，并且进行回蚀处理直至暴露氮化物层。 去除氮化物层。 通过使用自对准技术植入杂质离子以形成身体接触。 通过使用第三掩模，在所得结构上形成用于形成端子的电极。

公开(公告)号：KR1020010028167A

公开(公告)日：2001-04-06

申请号：KR1019990040257

申请日：1999-09-18

Applicant: 한국전자통신연구원

Inventor： 남기수 ,  김상기 ,  구진근 ,  조경익

IPC: H01L27/085

Abstract: PURPOSE: A method for manufacturing a trench gate power device is provided to reduce the number of etching masks, by forming a source region after an N- well or P- well is formed by using a trench gate mask and a sidewall layer is formed to manufacture a trench gate. CONSTITUTION: After N- epi layer(2) is grown and an oxide layer is formed on an N+ silicon substrate, a portion for a trench gate is defined and etched to form a P- well(5). A layer for forming a sidewall layer and the trench gate is formed. After a portion of the sidewall layer is defined, the layer for the sidewall layer is etched to form the sidewall layer. The N- epi layer is etched by a depth deeper than that of the P- well to form the trench structure. After a gate oxide layer(9) is grown, a polycrystalline silicon thin film doped with impurities is deposited to fill a trench. The polycrystalline silicon thin film is anisotropically etched to form a polycrystalline gate structure(10). After the sidewall layer is removed, N+ impurity ions are implanted into the region where the sidewall layer is eliminated, to form a source region(11). The oxide layers(3,4) are etched and a field oxide layer(12) are grown. A portion where a source electrode(13) contacts a gate electrode is formed. After a metal layer is deposited to form the source electrode and the gate electrode, a drain electrode(14) is formed on a back side of the substrate.

Abstract translation: 目的：提供一种用于制造沟槽栅极功率器件的方法，以通过在通过使用沟槽栅极掩模形成N阱或P-阱之后形成源极区域来减少蚀刻掩模的数量，并且将侧壁层形成为 制造沟槽门。 构成：在N外延层（2）生长并且在N +硅衬底上形成氧化物层之后，限定并蚀刻用于沟槽栅极的部分以形成P阱（5）。 形成用于形成侧壁层和沟槽栅极的层。 在限定侧壁层的一部分之后，蚀刻用于侧壁层的层以形成侧壁层。 通过深度比P-阱的深度蚀刻N外延层以形成沟槽结构。 在栅极氧化物层（9）生长之后，沉积掺杂有杂质的多晶硅薄膜以填充沟槽。 多晶硅薄膜被各向异性蚀刻以形成多晶栅极结构（10）。 在去除侧壁层之后，将N +杂质离子注入到去除侧壁层的区域中以形成源极区域（11）。 蚀刻氧化物层（3,4）并生长场氧化物层（12）。 形成源电极（13）与栅电极接触的部分。 在沉积金属层以形成源电极和栅电极之后，在基板的背面形成漏电极（14）。

公开(公告)号：KR100275484B1

公开(公告)日：2001-01-15

申请号：KR1019980044520

申请日：1998-10-23

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  김상기 ,  구진근 ,  남기수 ,  김대용

IPC: H01L29/78

Abstract: 본 발명은 비교적 용이한 공정으로 트렌치의 가장자리를 완만하게하며 트렌치 가장자리에 상대적으로 두껍게 산화막을 형성할 수 있어 트렌치 게이트 전극의 가장자리에 전기장이 집중되는 것을 억제하고 전력소자의 항복전압을 증가시키고 누설전류를 감소시킬 수 있는 트렌치형 게이트 전극을 갖는 전력소자 제조 방법에 관한 것으로, 본 발명은 1차 건식식각으로 얕은 트렌치를 형성시키고 습식식각을 실시하여 얕은 트렌치 형성시 사용된 식각마스크의 측벽을 언더컷(under cut) 형태로 완만하게 한 후, 얕은 트렌치의 저면을 2차 건식식각하여 주 트렌치(main trench)를 형성함과 동시에 주 트렌치(main trench)에 인접한 부분에 기생 트렌치(parasitic trench)가 형성되도록 하여 이후의 산화막 형성 공정에서 기생 트렌치 부분에 상대적으로 두꺼운 산화막이 형� �되도록 함으로써 트렌치 가장자리에 인가되는 전기장의 크기를 줄이는데 그 특징이 있다.

公开(公告)号：KR100270333B1

公开(公告)日：2000-10-16

申请号：KR1019960069794

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 윤선진 ,  이중환 ,  남기수

IPC: H01J1/30

Abstract: PURPOSE: A method for manufacturing a thick film and thin film laminated type electroluminescent layer for field emission display is provided to maximize the electroluminescent efficiency by using a uniform electroluminescent thin film. CONSTITUTION: A transparent conductive layer(20) is formed on a transparent substrate(10). A thick film type electroluminescent layer(30) is formed on a transparent conductive layer(20). An electroluminescent thin film(110) is formed on the thick film type electroluminescent layer(30). The electroluminescent thin film(110) is formed with one material of Zn:O, ZnGa2O4:Mn, ZnGa2O4:Eu, Y2O2S:Eu, YAG:Tb, Y2SiO5:Ce, Y2O2S:Tb, Gd2O2S:Tb, SrS:Ce, SrTe:Ce, SrS-Sc2S3, ZnS:Ag, ZnS:Pr, SrGa2S4, ZnCdS:Cu, and Al.

Abstract translation: 目的：提供一种用于制造用于场发射显示的厚膜和薄膜层叠型电致发光层的方法，以通过使用均匀的电致发光薄膜来最大化电致发光效率。 构成：透明导电层（20）形成在透明基板（10）上。 在透明导电层（20）上形成厚膜型电致发光层（30）。 在厚膜型电致发光层（30）上形成电致发光薄膜（110）。 电致发光薄膜（110）由Zn：O，ZnGa2O4：Mn，ZnGa2O4：Eu，Y2O2S：Eu，YAG：Tb，Y2SiO5：Ce，Y2O2S：Tb，Gd2O2S：Tb，SrS：Ce，SrTe ：Ce，SrS-Sc2S3，ZnS：Ag，ZnS：Pr，SrGa2S4，ZnCdS：Cu和Al。

公开(公告)号：KR100268175B1

公开(公告)日：2000-10-16

申请号：KR1019980026393

申请日：1998-07-01

Applicant: 한국전자통신연구원

Inventor： 강진영 ,  구진근 ,  남기수

IPC: H01L29/772

Abstract: 본 발명은 표류영역과 웰 영역의 접합이나 활성영역의 가장자리에서 일어나는 전압항복을 개선하기 위한 고압소자의 제조 방법으로서, 표류영역과 웰 영역의 표면 접합 주위를 "U" 자형으로 트렌치를 형성한 후 상기 트렌치 내부 및 상부에 게이트를 형성한다. 그 결과로 전압항복 현상이 "U" 자형으로 함몰된 트렌치 하부에서 발생된다. 이 전압항복 현상 발생영역은 종래의 구조와는 달리 불순물 농도가 낮은 지역으로서, 높은 불순물 농도 분포 지역인 반도체 표면이 아니고, 수평을 따라 인가되는 강한 전계도 수직 성분으로 분산됨으로서 "오프" 상태의 항복전압이 개선된다.
고압소자의 "온"시, 드레인에 전압항복 현상이 일어나는 것은 전자가 이 협소한 반도체 표면 지역으로 전자의 흐름이 몰림에 따라 유발되는 전자의 충격 이온화에 의한 것으로서, 드레인 하부를 트렌치 구조로 깊숙히 파서 이 내부에서 도핑하고, 여기에 금속을 채워서 외부 드레인 단자를 형성해 주면 전자의 흐름이 수직으로 분산되어 드레인 항복전압을 개선할 수 있는 고압소자의 제조 방법을 제시한다.

公开(公告)号：KR100258177B1

公开(公告)日：2000-06-01

申请号：KR1019970072051

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  이대우 ,  김상기 ,  구진근 ,  남기수 ,  김종대

IPC: H01L27/04

Abstract: PURPOSE: A method for manufacturing a power device and a structure thereof are provided to improve the reliability of an integrated circuit by allowing the power device to be operated in a stable state. CONSTITUTION: A polycrystalline silicon layer(14) is formed on the first silicon substrate(11). The first silicon substrate(11) is made of active silicon. A diamond thin film layer(13) having a superior resistivity is formed on the polycrystalline silicon layer(14). The surface of the polycrystalline silicon layer(14) is polished by a chemical mechanical polishing process. An SOI(silicon on insulator) insulating layer(12) having a cylindrical hole is formed on the diamond thin film layer(13). The second silicon substrate(15) is formed on the SOI insulating layer(12). Various devices are formed on the second silicon substrate so as to form a power device.

Abstract translation: 目的：提供一种用于制造功率器件的方法及其结构，以通过允许电力设备在稳定状态下工作来提高集成电路的可靠性。 构成：在第一硅衬底（11）上形成多晶硅层（14）。 第一硅衬底（11）由有源硅制成。 在多晶硅层（14）上形成具有优异电阻率的金刚石薄膜层（13）。 通过化学机械抛光工艺抛光多晶硅层（14）的表面。 在金刚石薄膜层（13）上形成有具有圆柱形孔的SOI（绝缘体上硅）绝缘层（12）。 第二硅衬底（15）形成在SOI绝缘层（12）上。 在第二硅衬底上形成各种器件以形成功率器件。

公开(公告)号：KR1020000026816A

公开(公告)日：2000-05-15

申请号：KR1019980044520

申请日：1998-10-23

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  김상기 ,  구진근 ,  남기수 ,  김대용

IPC: H01L29/78

Abstract: PURPOSE: A method for manufacturing a power element having a trench type gate electrode is provided to prevent concentration of an electric field on edges of a trench gate electrode, by forming a thick oxide layer on the edges through making the edges gentle, to increase breakdown voltage of a power element, and to reduce leakage current of the power element. CONSTITUTION: A method for manufacturing a power element having a trench type gate electrode comprises the steps of: forming an insulator layer on a substrate; forming a sensitive film pattern on the insulator layer, and forming a first insulator layer pattern exposing the substrate by etching the insulator layer to make the sensitive film pattern into an etching mask; forming a first trench by etching the substrate; forming a second insulator layer pattern exposing the substrate in wider width than the first insulator layer pattern, by wet-etching side walls of the first insulator layer pattern; eliminating the sensitive film pattern; forming a main trench(27) by dry-etching the substrate of a lower part of the first trench, to make the second insulator layer pattern into an etching mask, and forming a parasitic trench in the substrate neighboring to an entrance of the main trench; removing the second insulator layer pattern; forming a thick gate oxide layer(29) on the parasitic trench, when forming the gate oxide layer on a surface of the main trench by performing a heat oxide process; burying a conductive layer composing a gate electrode in the trench; and forming a source and a drain(33,34) in the substrate neighboring to the trench.

Abstract translation: 目的：提供一种制造具有沟槽型栅电极的功率元件的方法，以通过使边缘平缓地在边缘上形成厚的氧化物层来缓和，从而防止沟槽栅电极边缘上的电场集中，从而增加击穿 功率元件的电压，并且减小功率元件的泄漏电流。 构成：用于制造具有沟槽型栅电极的功率元件的方法包括以下步骤：在衬底上形成绝缘体层; 在所述绝缘体层上形成敏感膜图案，并且通过蚀刻所述绝缘体层形成暴露所述衬底的第一绝缘体层图案，以使所述敏感膜图案成为蚀刻掩模; 通过蚀刻所述衬底形成第一沟槽; 通过湿蚀刻所述第一绝缘体层图案的侧壁形成第二绝缘体层图案，所述第二绝缘体层图案使所述基板暴露于宽于所述第一绝缘体层图案的宽度; 消除敏感的胶片图案; 通过干法蚀刻第一沟槽的下部的衬底来形成主沟槽（27），以使第二绝缘体层图案成为蚀刻掩模，并且在衬底的与主沟槽的入口相邻的方式形成寄生沟槽 ; 去除第二绝缘体层图案; 在所述主沟槽的表面上通过进行热氧化工艺形成所述栅极氧化层时，在所述寄生沟槽上形成厚栅极氧化物层（29） 在沟槽中埋设构成栅电极的导电层; 以及在与所述沟槽相邻的衬底中形成源极和漏极（33,34）。

公开(公告)号：KR100249798B1

公开(公告)日：2000-03-15

申请号：KR1019970070320

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 현영철 ,  유현규 ,  남기수

IPC: H01L21/265

Abstract: 본 발명은 이온 주입기에 의한 불순물 주입 과정과 마스크 효과에 의한 불순물 농도의 차별화를 가능케하는 반도체 소자의 제조방법에 관한 것으로서, 불순물 이온 주입시 마스크 층에 의한 이온 주입의 억제 효과를 이용하여 소오스 드레인 영역에는 얇은 접합층을(shallow junction) 형성하게 하고, 폴리 실리콘 게이트에는 불순물 농도가 깊고 높게 형성하도록 하여 종래의 불순물 이온 주입에 의한 폴리 실리콘 게이트에 비하여 향상된 전기적 특성을 가지도록 하였다.

公开(公告)号：KR100238438B1

公开(公告)日：2000-01-15

申请号：KR1019960055693

申请日：1996-11-20

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  백규하 ,  권광호 ,  구진근 ,  남기수

IPC: H01L21/28

Abstract: 본 발명은 금속배선용 박막의 형성방법에 관한 것으로, 특히, 반도체 소자의 금속배선용 박막으로 사용되는 알루미늄(Al)과 알루미늄/구리(AlCu)박막의 건식식각시 부식을 방지할 수 있는 금속배선용 박막을 형성하는 방법에 관한 것이다. 본 발명에 따른 금속배선용 박막의 형성방법은, 반도체 제조공정중 금속배선공정에 있어서, 유기금속화학기상증착(Metal Organic Chemical Vapor Deposition : MOCVD)법에 의해 반도체 기판(1)상에 알루미늄 또는 알루미늄/구리의 단결정 금속박막을 증착하는 과정을 포함하는 것을 특징으로 하며, 본 발명에 따르면, 금속배선용 박막의 건식식각후, 금속배선(5a)의 단면 형상이 종래기술과 달리 미끈하며, 건식식각후에도 금속배선(5a)이 전혀 부식되지 않으므로, 금속박막의 일렉트로마이그레이션(electro-migration)현상을 억제하는 효과를 가져와, 배선의 전기적 신뢰성에 매우 좋은 효과가 있다.

公开(公告)号：KR100233264B1

公开(公告)日：1999-12-01

申请号：KR1019960069287

申请日：1996-12-20

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  이대우 ,  박종문 ,  백규하 ,  구진근 ,  남기수

IPC: H01L27/02

Abstract: 아날로그 CMOS IC(집적회로: integrated circuits)에는 CMOS 소자와 수동소자(저항, 캐패시터 등)가 포함된다. 아날로그 CMOS IC를 제조하는 방법은 CMOS 소자를 제작한 후 수동소자를 제작하는 방법과 다결정실리콘을 이용하여 저항과 캐패시터의 하층 전극을 먼저 형성한 후에 캐패시터 절연막을 형성하고 게이트 절연막을 성장시킨 후 게이트 전극을 형성하여 CMOS 소자와 다결정실리콘 캐패시터를 제작하는 방법이 있다. 후자의 방법은 저항 소자를 먼저 제작하고 CMOS 소자를 제작함으로서 수동소자를 제작할 때 CMOS 소자에 미치는 영향을 줄일 수 있지만, 전체 공정이 복잡해질 뿐만아니라 CMOS 소자의 균일성과 재현성에 문제가 발생된다. 전자는 CMOS 소자를 제작하고 수동소자를 제작하기 때문에 CMOS 소자의 특성의 재현성과 균일성이 우수하게 할 수 있으나, 수동소자를 제작할 때 CMOS 소자에 영향을 미칠 수 있게 된다.
따라서 본 발명에서는 아날로그 CMOS IC 제조공에 있어서 CMOS 소자의 특성을 나쁘게 하지 않고 수동소자를 제작하는 방법에 관한 것이다. 이 방법은 CMOS 소자를 제작한 후에 산소나 기타 불순물이 투과되지 않는 질화막을 소자가 형성되는 전면에 증착후에 수동소자인 캐패시터가 형성되는 부분의 질화막을 제거하고 캐패시터 절연막을 형성한 다음에 저항과 다결정실리콘 캐패시터의 상층 전극인 다결정실리콘을 증착하여 수동소자를 제작하는 것이다. 이 방법은 캐패시터 절연막을 형성하기 위하여 다결정실리콘을 산화시키거나 저압화학증착법으로 절연막을 증착시킬 때 CMOS 소자 채널 가장자리에 산화막이 성장되거나 소자에 불순물이 도입되어 소자의 특성이 나빠지는 것을 억제할 수 있다.