公开(公告)号：WO2012060657A3

公开(公告)日：2012-09-07

申请号：PCT/KR2011008369

申请日：2011-11-04

Applicant: DOOSAN CORP ,  CHUNG EUN YONG ,  CHO KYUNG WOON ,  EO TAE SIK ,  NOH WOO HYUN

Inventor： CHUNG EUN YONG ,  CHO KYUNG WOON ,  EO TAE SIK ,  NOH WOO HYUN

IPC: H05K3/46 ,  H05K1/02

CPC classification number: H05K1/115 ,  H05K3/0097 ,  H05K3/10 ,  H05K3/429 ,  H05K3/4652 ,  H05K3/4682 ,  H05K2201/0352 ,  Y10T29/49155 ,  Y10T29/49165

Abstract: The present invention relates to a printed circuit board comprising a separation member where first and second conductive layers separable from each other are disposed in succession at each of the upper and lower surfaces of a separation-intended insulation member; a stacking-intended insulation member which is successively stacked at each of the upper and lower surfaces of the separation member; and a stacked body for printed circuit board formation which comprises a conductive layer stacked in succession at each of the upper and lower surfaces of the insulation member, and a method for manufacturing the same. According to the present invention, limitations in the applicability of typical single-layered printed circuit board structures may be overcome, and a new multi-layered printed circuit board supporting various designs such as a double-surface or an asymmetrical structure may be provided for higher productivity and economic feasibility.

Abstract translation: 印刷电路板技术领域本发明涉及一种印刷电路板，包括分离构件，其中可分离的第一和第二导电层依次设置在分离预定绝缘构件的每个上表面和下表面处; 层叠在隔离构件的上表面和下表面中的每一个上的堆叠预定绝缘构件; 以及用于印刷电路板形成的层叠体，其包括在所述绝缘部件的上表面和下表面中的每一个上依次层叠的导电层及其制造方法。 根据本发明，可以克服典型的单层印刷电路板结构的适用性的限制，并且可以提供支持诸如双面或非对称结构的各种设计的新的多层印刷电路板用于较高的 生产力和经济可行性。

公开(公告)号：WO2010113539A1

公开(公告)日：2010-10-07

申请号：PCT/JP2010/051488

申请日：2010-02-03

Applicant: 株式会社村田製作所 ,  加藤 登

Inventor： 加藤　登

IPC: H01L23/12 ,  H01L23/14 ,  H05K3/46

CPC classification number: H05K1/115 ,  H01L23/49822 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2924/00014 ,  H01L2924/15311 ,  H05K1/0271 ,  H05K1/141 ,  H05K1/16 ,  H05K3/4632 ,  H05K2201/0129 ,  H05K2201/0352 ,  H05K2201/09672 ,  H05K2201/10674 ,  H01L2224/05599

Abstract: 　回路基板から電子部品が外れることを抑制できる回路基板を提供することである。 　積層体（１１）は、可撓性材料からなる複数の絶縁体層（１６）が積層されることにより構成されている。外部電極（１２）は、積層体（１１）の上面に設けられる。該外部電極（１２）には、電子部品が実装される。複数の内部導体（２０）は、ｚ軸方向から平面視したときに、外部電極（１２）と重なっている複数の内部導体（２０）であって、外部電極（１２）と重なっている領域においてビアホール導体によって互いに接続されていない。

Abstract translation: 具有设计的电路板，可以最小化从电路板掉下的电子元件。 通过堆叠由柔性材料构成的多个绝缘层（16）形成多层结构（11）。 外部电极（12）设置在多层结构（11）的上表面上。 电子部件安装在外部电极（12）上。 当从z轴方向的平面图看时，多个内部导体（20）与外部电极（12）重叠，并且在与外部电极（12）重叠的区域处不通过 通孔导体。

公开(公告)号：WO2010073800A1

公开(公告)日：2010-07-01

申请号：PCT/JP2009/067830

申请日：2009-10-15

Applicant: 富士通株式会社 ,  水越 正孝 ,  石月 義克

Inventor： 水越　正孝 ,  石月　義克

IPC: H05K3/20 ,  H05K3/22 ,  H05K3/46

CPC classification number: H05K3/20 ,  H01L24/16 ,  H01L24/32 ,  H01L24/81 ,  H01L24/83 ,  H01L2224/10175 ,  H01L2224/131 ,  H01L2224/16237 ,  H01L2224/29111 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/81001 ,  H01L2224/81191 ,  H01L2224/81192 ,  H01L2224/81193 ,  H01L2224/83193 ,  H01L2224/838 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/0132 ,  H01L2924/014 ,  H01L2924/0665 ,  H01L2924/12042 ,  H01L2924/1517 ,  H01L2924/15788 ,  H01L2924/1579 ,  H05K1/142 ,  H05K3/4658 ,  H05K3/4694 ,  H05K2201/0108 ,  H05K2201/0352 ,  H05K2201/09972 ,  H05K2203/025 ,  H05K2203/1189 ,  Y10T29/49117 ,  Y10T156/1052 ,  Y10T428/24917 ,  H01L2924/00 ,  H01L2924/01047 ,  H01L2924/01083 ,  H01L2924/3512 ,  H01L2924/00014 ,  H01L2224/16225

Abstract: 【課題】電子部品とその製造方法において、従来よりも微細な導体パターンを形成すること。 【解決手段】透明支持基材１１の上に樹脂層１３を形成する工程と、一方の主面１４ｘにパターン１４ｗが形成された導体プレート１４を樹脂層１３に押し当て、該樹脂層１３にパターン１４ｗを埋め込む工程と、樹脂層１３が現れるまで導体プレート１４の他方の主面１４ｙに対して研磨、CMP、又は切削を行い、パターン１４ｗを樹脂層１３に導体パターン１４ｚとして残す工程とを有する電子部品の製造方法による。

Abstract translation: 一种电子部件和用于制造电子部件的方法，其中形成比常规导体图案更细的导体图案。 电子部件的制造方法包括：在透明支撑基体（11）上形成树脂层（13）的工序。 在一个主表面（14x）上设置有图案（14w）的导体板（14）被压靠在树脂层（13）上以将图案（14w）嵌入树脂层（13）中的步骤; 和导体板（14）的另一个主表面（14y）被研磨，通过CMP抛光或切割直到树脂层（13）出现以便留下图案（14w）为导体图案（14z）的步骤 ）在树脂层（13）中。

公开(公告)号：WO2010010910A1

公开(公告)日：2010-01-28

申请号：PCT/JP2009/063155

申请日：2009-07-23

Applicant: 日本電気株式会社 ,  森 健太郎 ,  山道 新太郎 ,  佐々木 英樹 ,  大島 大輔

Inventor： 森　健太郎 ,  山道　新太郎 ,  佐々木　英樹 ,  大島　大輔

IPC: H05K3/46 ,  H01L23/12

CPC classification number: H01L23/5389 ,  H01L24/24 ,  H01L24/82 ,  H01L2224/04105 ,  H01L2224/16225 ,  H01L2224/24051 ,  H01L2224/24226 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/73267 ,  H01L2224/92244 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/01056 ,  H01L2924/01058 ,  H01L2924/01073 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01322 ,  H01L2924/09701 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/19041 ,  H05K1/113 ,  H05K1/115 ,  H05K1/186 ,  H05K3/20 ,  H05K3/4602 ,  H05K3/4682 ,  H05K3/4688 ,  H05K2201/0352 ,  H05K2201/10674 ,  H05K2203/1469 ,  H01L2924/00

Abstract: 　高歩留まりで信頼性に優れるコアレス配線基板、半導体装置及びそれらの製造方法を提供する。積層された複数の配線層及び絶縁層と、配線層に設けられた配線（１７、２０、２３）と、絶縁層に設けられ上下の配線を電気的に接続するビア（１６、１９、２２）と、を有し、第一の表面に第一の電極端子１４が、反対面に第二の電極端子２３が設けられ、第一の電極端子１４のパッドピッチが第二の電極端子２３のパッドピッチより狭ピッチであるコアレス配線基板１１において、第一の電極端子１４と第二の電極端子２３とが、配線またはビアの少なくとも一つを介して電気的に導通し、ビアまたは配線の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有する（図１）。

Abstract translation: 提供了高产率和高可靠性的无芯线路基板，半导体器件及其制造方法。 无芯布线基板（11）包括堆叠的多个布线层和绝缘层，设置在布线层中的布线（17,20,23），设置在绝缘层中的通孔（16,19,22），并将导线 在其上设置有第一电极端子（14），其中第一电极端子（14）设置在第一表面上，第二电极端子（23）设置在反面的表面上，并且第一电极端子（14）的焊盘之间的间距变窄 比第二电极端子（23）的焊盘之间的间距大。 通过导线或通孔中的至少一个，在第一电极端子（14）和第二电极端子（23）之间建立电连续性，并且至少一个导线或通孔的横截面形状与 设置在另一绝缘层或布线层中的通孔或导线。

公开(公告)号：WO2009147956A1

公开(公告)日：2009-12-10

申请号：PCT/JP2009/059422

申请日：2009-05-22

Applicant: 国立大学法人東北大学 ,  財団法人国際科学振興財団 ,  大見 忠弘 ,  須川 成利 ,  今井 紘 ,  寺本 章伸

Inventor： 大見　忠弘 ,  須川　成利 ,  今井　紘 ,  寺本　章伸

IPC: H01L23/12 ,  H01P3/08 ,  H05K3/46

CPC classification number: H05K1/0218 ,  H01L23/66 ,  H01L2223/6616 ,  H01L2223/6627 ,  H01L2223/6688 ,  H01L2924/0002 ,  H01L2924/19032 ,  H01L2924/3011 ,  H05K1/025 ,  H05K1/0265 ,  H05K3/4652 ,  H05K2201/0191 ,  H05K2201/0352 ,  H05K2201/0715 ,  H05K2201/096 ,  H05K2201/09618 ,  H05K2201/09727 ,  H05K2201/09972 ,  H01L2924/00

Abstract: 　多層配線基板100は、配線103aと絶縁層104a、104bとを交互に積層した第１の配線領域101と、第１の配線領域101の絶縁層の厚みH1に対して絶縁層104の厚みH2が２倍以上でありかつ、配線幅W1に対して配線103bの幅W2が２倍以上である第２の配線領域102とを有する。第１の配線領域101と第２の配線領域102とが同一基板に一体的に形成されている。

Abstract translation: 多层布线基板（100）具有交替层叠布线（103a）和绝缘层（104a，104b）的第一布线区域（101） 以及第二布线区域（102），其中绝缘层（104）的厚度（H2）为第一布线区域（101）的绝缘层的厚度（H1）的两倍或更多，宽度（W2）为 布线（103b）的布线宽度（W1）以上是双倍。 第一布线区域（101）和第二布线区域（102）一体地形成在同一基板上。

公开(公告)号：WO2007074941A8

公开(公告)日：2009-08-27

申请号：PCT/JP2006326376

申请日：2006-12-27

Applicant: IBIDEN CO LTD ,  KARIYA TAKASHI

Inventor： KARIYA TAKASHI

IPC: H01L23/12 ,  H05K3/46

CPC classification number: H01L23/49838 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L2224/16225 ,  H01L2224/16227 ,  H05K1/113 ,  H05K1/115 ,  H05K3/4602 ,  H05K3/4652 ,  H05K2201/0352 ,  H05K2201/09536 ,  H05K2201/096 ,  H05K2201/10674 ,  Y10T29/49139

Abstract: A multilayer printed wiring board has a mounting section for mounting a semiconductor element such as an IC chip on a surface layer of a build up wiring layer. The pitch of a through hole conductors arranged in regions directly below regions whereupon semiconductor elements such as IC chips are mounted is permitted to be smaller than that of through hole conductors arranged in other regions. Thus, delay of power supply to the transistor of the processor core section of the mounted IC chip is suppressed and malfunctioning is prevented from being easily generated.

Abstract translation: 多层印刷线路板具有用于在集成布线层的表面层上安装IC芯片等半导体元件的安装部。 布置在安装有诸如IC芯片的半导体元件之外的区域正下方的通孔导体的间距被允许小于布置在其它区域中的通孔导体的间距。 因此，抑制了对所安装的IC芯片的处理器核心部分的晶体管的电力供应的延迟，并且防止了容易产生故障。

公开(公告)号：WO2007098946A1

公开(公告)日：2007-09-07

申请号：PCT/EP2007/001761

申请日：2007-03-01

Applicant: QIMONDA AG ,  DJORDJEVIC, Srdjan ,  OESCHAY, Peter

Inventor： DJORDJEVIC, Srdjan ,  OESCHAY, Peter

IPC: H05K1/02

CPC classification number: H05K1/0245 ,  H01P3/081 ,  H01P3/085 ,  H05K1/117 ,  H05K1/14 ,  H05K3/429 ,  H05K3/4623 ,  H05K2201/0352 ,  H05K2201/09236 ,  H05K2201/09509 ,  H05K2201/09536 ,  H05K2201/09627

Abstract: A signal routing technique for a multilayered printed circuit board is provided. The multilayered printed circuit board comprises a top layer, a bottom layer and at least one internal layer. Signals for a first subset of a plurality of higher speed buses are routed in stripline on the first internal layer. Signals for a second subset of said plurality of higher speed buses in microstrip on the top layer.

Abstract translation: 提供了一种用于多层印刷电路板的信号路由技术。 多层印刷电路板包括顶层，底层和至少一个内层。 用于多条高速总线的第一子集的信号在带状线路上路由在第一内层上。 在顶层中的微带中的所述多个更高速总线的第二子集的信号。

公开(公告)号：WO2007077735A1

公开(公告)日：2007-07-12

申请号：PCT/JP2006/325348

申请日：2006-12-20

Applicant: 日本電気株式会社 ,  NECエレクトロニクス株式会社 ,  船矢 琢央 ,  村井 秀哉 ,  山道 新太郎 ,  菊池 克 ,  本多 広一 ,  宮崎 真一

Inventor： 船矢 琢央 ,  村井 秀哉 ,  山道 新太郎 ,  菊池 克 ,  本多 広一 ,  宮崎 真一

IPC: H01L23/12

CPC classification number: H01L21/6835 ,  H01L23/49811 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49833 ,  H01L23/49866 ,  H01L24/45 ,  H01L24/48 ,  H01L2221/68345 ,  H01L2221/68359 ,  H01L2224/16225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2924/00014 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01327 ,  H01L2924/09701 ,  H01L2924/12041 ,  H01L2924/15311 ,  H01L2924/15312 ,  H01L2924/1532 ,  H01L2924/19041 ,  H05K1/115 ,  H05K1/117 ,  H05K3/20 ,  H05K3/4614 ,  H05K3/4682 ,  H05K3/4694 ,  H05K2201/0272 ,  H05K2201/0352 ,  H05K2201/09845 ,  H05K2201/09972 ,  H05K2203/0425 ,  H05K2203/061 ,  H01L2924/00 ,  H01L2224/05599

Abstract: 半導体搭載用配線基板５は、少なくとも絶縁膜１と、絶縁膜１中に形成された配線２と、絶縁膜１の表裏面において表面を露出して設けられ、且つ、その側面の少なくとも一部が絶縁膜１に埋設されている複数個の電極パッド４と、配線２と電極パッド４とを接続するビア３とを有する。絶縁膜１中に形成された配線２同士を接続する少なくとも１つのビア３ａは、配線２と電極パッド４を接続するビア３を形成する第１の材料とは異なる第２の材料を含む。半導体搭載用配線基板５は、半導体デバイスの高集積化、高速化又は多機能化による端子の増加及び端子間隔の狭ピッチ化に有効であり、半導体デバイスを特に基板両面に高密度且つ高精度に搭載でき、更に信頼性にも優れる。

Abstract translation: 半导体安装布线板（5）至少设有绝缘膜（1）; 形成在所述绝缘膜（1）中的布线（2）; 多个电极焊盘（4），其布置在绝缘膜（1）的前表面和后平面上，其前表面暴露，并且至少一部分侧面嵌入绝缘膜（1）中; 以及用于将布线（2）与电极焊盘（4）连接的通孔（3）。 用于相互连接形成在绝缘膜（1）中的布线（2）的至少一个通孔（3a）包括不同于形成通孔（3）的第一材料的第二材料，其将布线（2）与电极焊盘 4）。 半导体安装接线板（5）由于半导体器件的高集成度，高速度或多种功能而对于增加的端子和窄的端子间距是有效的。 半导体安装接线板可以以高密度和高精度专门在板的两个平面上安装半导体器件，此外，其可靠性也优异。

公开(公告)号：WO2007008367A3

公开(公告)日：2007-05-24

申请号：PCT/US2006024400

申请日：2006-06-21

Applicant: TRIQUINT SEMICONDUCTOR INC ,  LI HAITAO

Inventor： LI HAITAO

IPC: H01F27/24

CPC classification number: H05K1/165 ,  H05K3/0047 ,  H05K3/4638 ,  H05K2201/0352 ,  H05K2201/09672 ,  H05K2201/09727

Abstract: Selected dimensions of conductive strips on one or more layers of a multilayer substrate are increased to compensate misregistration effects associated with device fabrication. The increased dimension can be based on one or more factors such as, for example, a likely misregistration distance. In one embodiment, conductive strips from two different conductor layers follow a common path and are electrically connected by a via to provide an overlay inductor. The conductive strip in one conductor layer is made slightly wider that the conductive strip of the other conductor layer to reduce the effects of misregistration on electrical characteristics.

Abstract translation: 多层基板的一个或多个层上的导电条的选定尺寸被增加以补偿与器件制造相关的不对准效应。 增加的尺寸可以基于一个或多个因素，例如可能的不对准距离。 在一个实施例中，来自两个不同导体层的导电条跟随公共路径，并且通过通孔电连接以提供覆盖电感器。 一个导体层中的导电条被制成略宽于另一个导体层的导电条，以减少不对准对电特性的影响。

公开(公告)号：WO2007007451A1

公开(公告)日：2007-01-18

申请号：PCT/JP2006/308084

申请日：2006-04-17

Applicant: 株式会社 村田製作所 ,  及川 善和 ,  吉川 孝義

Inventor： 及川 善和 ,  吉川 孝義

IPC: H05K3/46 ,  H01L23/12

CPC classification number: H05K1/0265 ,  H01L23/15 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49838 ,  H01L2224/16 ,  H01L2224/16225 ,  H01L2224/16235 ,  H01L2224/81385 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01012 ,  H01L2924/01046 ,  H01L2924/01078 ,  H01L2924/09701 ,  H01L2924/15174 ,  H01L2924/15192 ,  H01L2924/19105 ,  H05K1/0306 ,  H05K1/113 ,  H05K3/0029 ,  H05K3/107 ,  H05K3/4611 ,  H05K3/4629 ,  H05K2201/0352 ,  H05K2201/09227 ,  H05K2201/096 ,  H05K2201/09736 ,  H05K2201/10674 ,  H05K2203/0156 ,  Y10T29/49165 ,  H01L2224/0401

Abstract: 　従来の技術の場合には、ライン導体またはビアホール導体が接続ランドを有するため、セラミック基板を製造する際に接続ランドによってビアホール導体とライン導体との間の位置ズレやそれぞれの加工誤差等による接続不良を防止することができるが、例えば図８の（ａ）に示すように接続ランド３がビアホール導体２から隣のビアホール導体２へ張り出しているため、その分だけビアホール導体２間の狭ピッチ化を妨げる。 　本発明の多層配線基板１０は、複数のセラミック層１１Ａを積層してなる積層体１１と、積層体１１内に設けられた配線パターン１２と、を備え、セラミック層１１Ａには、配線パターン１２として、セラミック層１１Ａを上下に貫通する貫通ビアホール導体１６と、貫通ビアホール導体１６に同一セラミック層１１Ａ内で電気的に接続され、このセラミック層１１Ａを貫通しない半貫通連続ビアホール導体１６Ａと、を有する。

Abstract translation: 在传统技术中，由于线路导体或通孔导体具有连接台面，所以当制造陶瓷板时，连接台面可以防止由通孔导体和线路导体之间的未对准引起的连接故障，制造误差 的等等。 如图8（a）所示，例如，连接用平台（3）从通孔导体（2）向相邻的通孔导体（2）突出，限制了通孔导体（2）之间的间隙的减小 ）。 多层布线板（10）包括通过堆叠多个陶瓷层（11A）和设置在多层体（11）内的布线图案（12））而形成的多层体（11）。 陶瓷层（11A）包括作为布线图案（12）的垂直通过陶瓷层（11A）的通孔导体（16）和与通孔（11A）电连接的半通孔孔导体 在同一陶瓷层（11A）内的通孔导体（16）并且不通过陶瓷层（11A）。