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    MULTILAYER INTERCONNECT STRUCTURE AND METHOD FOR INTEGRATED CIRCUITS
    174.
    发明专利
    MULTILAYER INTERCONNECT STRUCTURE AND METHOD FOR INTEGRATED CIRCUITS 未知

    公开(公告)号：SG185210A1

    公开(公告)日：2012-11-29

    申请号：SG2012025573

    申请日：2012-04-09

    Applicant: GLOBALFOUNDRIES INC

    Inventor： RYOUNG-HAN KIM

    Abstract: OF THE INVENTION MULTILAYER INTERCONNECT STRUCTURE AND METHOD FOR INTEGRATED CIRCUITSA multilayer interconnect structure is formed by, providing a substrate (40) having thereon a first dielectric (50, 27) for supporting a multi-layer interconnection (39) having lower conductor MN (22, 23), upper conductor MN+1 (34, 35), dielectric interlayer (DIL) (68) and interconnecting via conductor VN-FuN (36, 36'). The lower conductor MN (22, 23) has a first upper surface (61) located in a recess below a second upper surface (56) of the first dielectric (50, 27). The DIL (68) is formed above the first (61) and second (56) surfaces. A cavity (1263) is etched through the DIL (68) from a desired location (122) of the upper conductor MN+I (34), exposing the first surface (61). The cavity (1263) is filled with a further electrical conductor (80) to form the upper conductor MN+1 (34) and the connecting via conductor VN-FUN (36, 36') making electrical contact with the first upper surface (61). A critical dimension (32, 37) between others (23) of lower conductors MN (22, 23) and the via conductor VN-FUN (36, 36') is lengthened. Leakage current and electro-migration there-between are reduced.Fig. 17

    CMOS-Bauelement mit NMOS-Transistoren und PMOS-Transistoren mit stärkeren verformungsinduzierenden Quellen und Metallsilizidgebieten mit geringem Abstand und Verfahren zur Herstellung des Bauelements
    175.
    发明专利
    CMOS-Bauelement mit NMOS-Transistoren und PMOS-Transistoren mit stärkeren verformungsinduzierenden Quellen und Metallsilizidgebieten mit geringem Abstand und Verfahren zur Herstellung des Bauelements 未知

    公开(公告)号：DE102008049725B4

    公开(公告)日：2012-11-22

    申请号：DE102008049725

    申请日：2008-09-30

    Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

    Inventor： HOENTSCHEL JAN ,  MULFINGER ROBERT ,  GRIEBENOW UWE

    IPC: H01L21/8238 ,  H01L27/092

    Abstract: Verfahren mit: Bilden einer Seitenwandabstandshalterstruktur (155) jeweils an Seitenwänden von Gateelektrodenstrukturen (151) von mehreren Transistoren (150a, 150b), die über einem Substrat (101) gebildet sind, wobei die Gateelektrodenstrukturen (151) ein Gateelektrodenmaterial (151a) und eine Deckschicht (151c), die auf dem Gateelektrodenmaterial (151a) gebildet ist, aufweisen; Bilden von Drain- und Sourcegebieten (154) unter Anwendung der Gateelektrodenstrukturen (151) und der Seitenwandabstandshalterstrukturen (155) der mehreren Transistoren (150a, 150b) als Implantationsmaske; Ausführen eines Ätzprozesses an den mehreren Transistoren (150a, 150b), um die Deckschichten (151c) zu entfernen und um eine Größe der Seitenwandabstandshalterstrukturen (155) zu verringern; Bilden einer oder mehrerer verformungsinduzierender Schichten (110a) über den mehreren Transistoren (150a, 150b); Bilden einer verformungsinduzierenden Halbleiterlegierung (108) benachbart zumindest zu einigen der mehreren Transistoren (150a, 150b) vor dem Bilden der Drain- und Sourcegebiete (154); Bilden einer Ätzstoppschicht (153) auf den Deckschichten (151c) und Bilden einer zu entfernenden Abstandshalterstruktur (155a) an Seitenwänden der Gateelektrodenstrukturen der...

    Halbleitervorrichtungen mit eingekapselten Verspannungsbereichen und zugehörige Herstellungsverfahren
    176.
    发明专利
    Halbleitervorrichtungen mit eingekapselten Verspannungsbereichen und zugehörige Herstellungsverfahren 未知

    公开(公告)号：DE102012201207B4

    公开(公告)日：2012-11-15

    申请号：DE102012201207

    申请日：2012-01-27

    Applicant: GLOBALFOUNDRIES INC

    Inventor： FLACHOWSKY STEFAN ,  HOENTSCHEL JAN

    IPC: H01L21/336 ,  H01L21/205 ,  H01L21/265 ,  H01L21/3065 ,  H01L29/04 ,  H01L29/78

    Abstract: Es werden eine Vorrichtung und zugehörige Herstellungsverfahren für Halbleitervorrichtungsstrukturen bereitgestellt, die durch Silizium eingekapselte Verspannungsbereiche aufweisen. Ein Herstellungsverfahren einer Halbleitervorrichtungsstruktur umfasst ein Bilden einer Gate-Struktur über einem Halbleitersubstrat, Bilden von Ausnehmungen in dem Halbleitersubstrat nahe bei der Gate-Struktur, Bilden eines Verspannung induzierenden Halbleitermaterials in den Ausnehmungen und Bilden eines Siliziummaterials in den Ausnehmungen über dem Verspannung induzierendem Halbleitermaterial. Gemäß einer beispielhaften Ausführungsform wird das in den Ausnehmungen ausgebildete Siliziummaterial auf dem Verspannung induzierenden Halbleitermaterial epitaktisch gewachsen.

    Verfahren zur Herstellung von Kontaktbalken mit reduzierter Randzonenkapazität in einem Halbleiterbauelement
    177.
    发明专利
    Verfahren zur Herstellung von Kontaktbalken mit reduzierter Randzonenkapazität in einem Halbleiterbauelement 未知

    公开(公告)号：DE102010002411B4

    公开(公告)日：2012-10-31

    申请号：DE102010002411

    申请日：2010-02-26

    Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

    Inventor： SCHEIPER THILO ,  BEYER SVEN ,  GRIEBENOW UWE ,  HOENTSCHEL JAN ,  WEI ANDY

    IPC: H01L21/283 ,  H01L27/092 ,  H01L29/417 ,  H01L29/78

    Abstract: Verfahren zur Herstellung einer Kontaktstruktur in einem Halbleiterbauelement, wobei das Verfahren umfasst: Bilden eines Kontaktbalkens in einem ersten dielektrischen Zwischenschichtmaterial, wobei der Kontaktbalken eine Verbindung zu einem Draingebiet und/oder einem Sourcegebiet eines Transistors herstellt und eine erste laterale Abmessung entlang einer Transistorbreitenrichtung besitzt; selektives Verringern einer Höhe des Kontaktbalkens durch Ausführen eines Ätzprozesses mit hoher Ätzselektivität gegenüber einem frei liegenden Elektrodenmaterial einer Gateelektrodenstruktur des Transistors; Bilden eines zweiten dielektrischen Zwischenschichtmaterials über dem Transistor und dem Kontaktbalken; und Bilden eines Kontaktelements in dem zweiten dielektrischen Zwischenschichtmaterial derart, dass eine Verbindung zu dem Kontaktbalken entsteht, wobei das Kontaktelement eine zweite laterale Abmessung entlang der Transistorbreitenrichtung besitzt, die kleiner ist als die erste laterale Abmessung.

    System und Verfahren zur Begrenzung der Prozessorleistung
    179.
    发明专利
    System und Verfahren zur Begrenzung der Prozessorleistung 未知

    公开(公告)号：DE112007001922B4

    公开(公告)日：2012-10-11

    申请号：DE112007001922

    申请日：2007-08-14

    Applicant: GLOBALFOUNDRIES INC

    Inventor： DURAN FRANCISCO L ,  MONTGOMERY PAUL W ,  TOBIAS DAVID F

    IPC: G06F1/32

    Abstract: Ein System und ein Verfahren zur Verwaltung der Leistungszustände eines Prozessors werden bereitgestellt. Ein Gehäuse umfasst eine erste Verarbeitungsplatine mit einem Prozessor und eine zweite Verarbeitungsplatine mit einem Prozessor. Ein Dienstleistungsprozessor ist ebenfalls mit dem Gehäuse über eine Verbindung gekoppelt. Die zweite Verarbeitungsplatine ist ausgebildet, einen Wert zu speichern, der den maximalen Prozessorleistungszustand für einen Prozessor auf der zweiten Platine angibt. In Reaktion auf eine erkannte Anforderung für einen Übergang in einen ersten Prozessorleistungszustand ist der Prozessor auf der zweiten Platine ausgebildet, in den ersten Prozessorleistungszustand überzugehen, wenn der erste Prozessorzustand kleiner oder gleich ist dem maximalen Prozessorleistungszustand; und dieser ist ferner ausgebildet, in den maximalen Prozessorleistungszustand überzugehen, wenn der erste Prozessorzustand größer ist als der maximale Prozessorzustand. Die zweite Bearbeitungsplatine speichert den Wert in Reaktion auf die Betriebsumgebungsbedingung, die an einer anderen Stelle innerhalb des Gehäuses erfasst wird.

    Speicherzelle auf Transistorbasis und zugehörige Betriebsverfahren
    180.
    发明专利
    Speicherzelle auf Transistorbasis und zugehörige Betriebsverfahren 未知

    公开(公告)号：DE112010003116T5

    公开(公告)日：2012-10-04

    申请号：DE112010003116

    申请日：2010-07-22

    Applicant: GLOBALFOUNDRIES INC

    Inventor： CHO HYUNJIN

    IPC: G11C11/412 ,  H01L21/8244 ,  H01L27/11

    Abstract: Eine lastfreie statische Speicherzelle für wahlfreien Zugriff (200) enthält 4 Transistoren (202, 204, 206, 208). Der erste Transistor (202) besitzt einen Gateanschluss (220), der einer Wortleitung entspricht, einen Source/Drain-Anschluss (222), der einer ersten Bitleitung (212) entspricht, und einen Drain/Source-Anschluss (224), der einem ersten Speicherknoten (226) entspricht. Der zweite Transistor (204) besitzt einen Gateanschluss (230), der der Wortleitung (210) entspricht, einen Source/Drain-Anschluss (232), der einer zweiten Bitleitung (214) entspricht, und einen Drain/Source-Anschluss (234), der einem zweiten Speicherknoten (236) entspricht. Der dritte Transistor (206) besitzt einen Gateanschluss (240), der mit dem zweiten Speicherknoten (236) verbunden ist, einen Drain-Anschluss (242), der mit dem ersten Speicherknoten (226) verbunden ist, einen Source-Anschluss (244), der einer Referenzspannung entspricht, und einen Körperanschluss (246), der direkt mit dem dritten Gateanschluss (240) verbunden ist. Der vierte Transistor (208) besitzt einen Gateanschluss (250), der mit dem ersten Speicherknoten (226) verbunden ist, einen Drain-Anschluss (252), der mit dem zweiten Speicherknoten (236) verbunden ist, einen Source-Anschluss (254), der der Referenzspannung entspricht, und einen Körperanschluss (256), der direkt mit dem vierten Gateanschluss (250) verbunden ist.

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