公开(公告)号：KR1020110066624A

公开(公告)日：2011-06-17

申请号：KR1020090123356

申请日：2009-12-11

Applicant: 한국전자통신연구원

Inventor： 안호균 ,  임종원 ,  윤형섭 ,  장우진 ,  김해천 ,  남은수

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66462 ,  H01L21/02225 ,  H01L29/41725 ,  H01L29/42312

Abstract: PURPOSE: A method for manufacturing field effect transistor is provided to increase production by simultaneously forming a gate electrode and an electric field electrode in a first opening and a second opening . CONSTITUTION: In a method for manufacturing field effect transistor, an active layer(12) and a capping layer(14) are laminated on a substrate(10). A source electrode(16) and a drain electrode(18) are formed on the capping layer. An insulating layer(20) and a first resist layer(28) are successively formed in the top of the substrate. A first opening(32) and a second opening(34) are formed on the first resist layer. The gate electrode and electric field electrodes are formed within the first opening and the second opening at the same time.

Abstract translation: 目的：提供一种用于制造场效应晶体管的方法，以通过在第一开口和第二开口中同时形成栅电极和电场电极来增加产量。 构成：在制造场效应晶体管的方法中，有源层（12）和覆盖层（14）层叠在基板（10）上。 源极电极（16）和漏电极（18）形成在封盖层上。 绝缘层（20）和第一抗蚀剂层（28）依次形成在基板的顶部。 第一开口（32）和第二开口（34）形成在第一抗蚀剂层上。 栅电极和电场电极同时形成在第一开口和第二开口内。

公开(公告)号：KR1020080052217A

公开(公告)日：2008-06-11

申请号：KR1020070053311

申请日：2007-05-31

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  심재엽 ,  강동민 ,  홍주연 ,  이경호

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28587 ,  H01L29/42376 ,  H01L29/66462 ,  H01L29/7783

Abstract: A method for fabricating a compound semiconductor device is provided to avoid a loss of the effective length of a gate electrode by performing a gate recess process in two steps. An etch stop layer(213) and an ohmic layer are formed on a schottky layer. A nitride layer(217) is formed on the ohmic layer. The nitride layer is patterned to form a fine gate pattern. The ohmic layer is selectively etched to form a first gate recess by using the fine gate pattern wherein the ohmic layer can form a recess profile of an undercut shape by a wet etch process. An oxide layer is deposited on the nitride layer to form an oxide layer spacer. The etch stop layer is etched to form a second gate recess. A gate metal is formed on the nitride layer. A first photoresist pattern is formed on the gate metal, and a first metal layer is formed on the first photoresist pattern. The first photoresist pattern is removed by a lift-off process to form a head portion of an asymmetrical gate electrode made wherein the head portion is made of the first metal layer. The gate metal is patterned by using the head portion of the asymmetrical gate electrode as a mask.

Abstract translation: 提供一种制造化合物半导体器件的方法，以通过两步执行栅极凹槽工艺来避免栅电极的有效长度的损失。 在肖特基层上形成蚀刻停止层（213）和欧姆层。 在欧姆层上形成氮化物层（217）。 图案化氮化物层以形成精细的栅极图案。 通过使用精细栅极图案选择性地蚀刻欧姆层以形成第一栅极凹槽，其中欧姆层可以通过湿蚀刻工艺形成底切形状的凹陷轮廓。 氧化物层沉积在氮化物层上以形成氧化物层间隔物。 蚀刻停止层被蚀刻以形成第二栅极凹部。 在氮化物层上形成栅极金属。 在栅极金属上形成第一光致抗蚀剂图案，并且在第一光致抗蚀剂图案上形成第一金属层。 通过剥离工艺去除第一光致抗蚀剂图案，以形成其中头部由第一金属层制成的非对称栅电极的头部。 通过使用不对称栅极的头部作为掩模来对栅极金属进行构图。

公开(公告)号：KR100541966B1

公开(公告)日：2006-01-10

申请号：KR1020030093143

申请日：2003-12-18

Applicant: 한국전자통신연구원

Inventor： 강동민 ,  윤형섭 ,  김해천

IPC: H03F3/60

Abstract: 본 발명은 밀리미터파 대역 증폭 장치 및 정합 회로에 관한 것이다. 특히, 마이크로스트립 라인과 개방 스터브를 이용하여 정합 회로를 구성하고 더불어 각 단의 입력 정합 회로에 캐패시터를 이용하여 원하는 동작 주파수 대역에서만 이득성분을 갖고 원하지 않는 주파수 대역에서의 이득 성분을 감쇄 시킬 수 있는 밀리미터파 대역 증폭 장치 및 이에 사용되는 정합 회로에 관한 것이다.
증폭기(amplifier), 밀리미터파(millimeter wave), 정합 회로(matching circiut), 캐패시터(capacitor).

公开(公告)号：KR100474567B1

公开(公告)日：2005-03-10

申请号：KR1020020081473

申请日：2002-12-18

Applicant: 한국전자통신연구원

Inventor： 강동민 ,  윤형섭 ,  김해천 ,  조경익

IPC: H03F3/189

CPC classification number: H03F3/605

Abstract: 본 발명은 초고주파 전력 증폭기에 관한 것으로, 전력소자, 전력소자의 게이트 및 드레인 바이어스 회로, 전력소자의 게이트와 입력포트 사이에 연결된 RC 병렬회로, 전력소자의 게이트와 접지사이에 연결된 션트 저항, 및 저항과 캐패시터가 직렬로 연결되며 전력소자와 병렬로 연결된 부궤환 회로를 포함하는 구동 증폭단과, 구동 증폭단에 직렬로 연결된 중간단 정합회로 및 전력 분배기 및 전력 결합기를 이용해 병렬로 연결된 전력소자들, 전력소자들의 게이트 및 드레인 바이어스 회로, 전력소자들의 게이트와 중간단 정합회로 사이에 연결된 RC 병렬회로, 및 전력소자들의 게이트와 접지사이에 연결된 션트 저항을 포함하는 전력 증폭단을 포함한다. 따라서, 기존의 피드백회로만을 이용했을 경우보다 저주파수대역에서의 원하지 않는 이득특성과 입력반사손실 특성을 우수하게 설계할 수 있고, 저주파수대역에서의 발진가능성을 완벽하게 차단 할 수 있다.

公开(公告)号：KR100400718B1

公开(公告)日：2003-10-08

申请号：KR1020020005783

申请日：2002-02-01

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  윤형섭 ,  이경호 ,  심재엽 ,  김성진

IPC: H01L21/336

Abstract: PURPOSE: A method of forming a T-shaped gate is provided to improve step coverage and to form a fine gate so that the cross section area of the gate can be increased and the resistance of the gate can be reduced. CONSTITUTION: The first and second insulation layer(25,26) having different etch selectivity are sequentially formed on a semiconductor substrate(21). A hole having its upper diameter is larger than its lower diameter is formed by etching the first and second insulation layer. A third insulation layer(29) is formed to bury the hole and then a portion of the semiconductor substrate is exposed. By etch back of the third insulation layer, the third insulation layer remains on the hole. The first and second photoresist layer are sequentially formed on the entire surface. The first and second photoresist layer are patterned to expose the hole though an opening. A metal layer(34a) for gate is deposited and the first and second photoresist layer are removed to form a T-shaped gate.

Abstract translation: 目的：提供一种形成T形栅极的方法，以改善台阶覆盖并形成精细的栅极，从而可增加栅极的横截面面积并降低栅极的电阻。 构成：具有不同蚀刻选择性的第一和第二绝缘层（25,26）依次形成在半导体衬底（21）上。 上部直径大于下部直径的孔通过蚀刻第一和第二绝缘层而形成。 形成第三绝缘层（29）以掩埋该孔，然后暴露半导体衬底的一部分。 通过回蚀第三绝缘层，第三绝缘层保留在孔上。 第一和第二光致抗蚀剂层依次形成在整个表面上。 第一和第二光致抗蚀剂层被图案化以通过开口暴露该孔。 沉积用于栅极的金属层（34a），并去除第一和第二光致抗蚀剂层以形成T形栅极。

公开(公告)号：KR100385854B1

公开(公告)日：2003-06-02

申请号：KR1020000080803

申请日：2000-12-22

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  이경호

IPC: H01L29/80

Abstract: PURPOSE: A fabrication method of chemical compound semiconductor devices is provided to easily form a micro-gate pattern by forming thermostable metal spacers using a light lithography and a lift-off method. CONSTITUTION: After defining an active region by etching a semiconductor substrate(12), a first recess is formed by selectively etching a GaAs ohmic layer(19). A thermostable metal(23) is deposited by a sputtering vacuum deposition, after forming a photoresist gate pattern by a light lithography and fining the gate pattern. An opening pattern of the thermostable metal(23) is formed by a lift-off. An opening of insulating layers is formed by sequentially etching a low temperature nitride(21) and an oxide(20). Thermostable metal spacers are formed by depositing and etching a thermostable thin film and a second recess is formed by etching a defined portion of an etch stopper using the metal spacers. After forming a metal electrode(26), an engraving photoresist pattern(27) is formed for formation of a head portion of a T-type gate electrode(28). The T-type gate electrode(28) is formed by plating a T-type gate pattern.

Abstract translation: 目的：提供化学化合物半导体器件的制造方法，以通过使用光刻和剥离方法形成热稳定金属间隔物而容易地形成微栅极图案。 构成：在通过蚀刻半导体衬底（12）限定有源区之后，通过选择性地蚀刻GaAs欧姆层（19）形成第一凹陷。 在通过光刻形成光致抗蚀剂栅极图案并精细化栅极图案之后，通过溅射真空沉积来沉积热稳定金属（23）。 通过剥离形成热稳定金属（23）的开口图案。 通过依次蚀刻低温氮化物（21）和氧化物（20）形成绝缘层的开口。 通过沉积和蚀刻热稳定薄膜形成热稳定金属隔离物，并且通过使用金属隔离物蚀刻限定部分的蚀刻终止层来形成第二凹陷。 在形成金属电极（26）之后，形成雕刻光刻胶图案（27）以形成T型栅电极（28）的头部。 T型栅极电极（28）通过电镀T型栅极图案而形成。

公开(公告)号：KR100315400B1

公开(公告)日：2002-04-24

申请号：KR1019980054446

申请日：1998-12-11

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순

IPC: H01L21/18

Abstract: 내열성 금속박막과 절연막의 2단계 식각공정을 이용하여 계단 형상의 게이트 구조를 갖는 화합물반도체 소자를 제조하는 방법이 개시된다. 본 발명은, 내열성 금속박막과 절연막을 2단계 건식 식각하여 계단형 게이트 패턴을 형성함으로써, 고온에서 안정한 계단형 내열성 전극을 안정적으로 제작할 수 있을 뿐만아니라 게이트 전극특성을 향상시킬 수 있다. 또한, 본 발명에 따른 계단형 게이트 전극에서는 종래의 T-형 게이트와 달리 게이트 전극의 가장자리 전극용량(fringing capacitance) 효과를 방지할 수 있다. 그 결과, 화합물반도체 소자의 고주파 특성을 향상시킬 수 있다. 더욱이, 본 발명은 계단형의 게이트 전극패턴 하부에 이중의 절연막 스페이서를 구비함으로써, 게이트 전극과 소오스/드레인 전극 간의 절연 특성을 향상시킬 수 있다. 그 결과, 신뢰성이 높은 초고속 저잡음의 화합물 반도체 소자를 제작할 수 있다.

公开(公告)号：KR100243650B1

公开(公告)日：2000-02-01

申请号：KR1019960069819

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  이진희 ,  윤형섭 ,  박철순 ,  편광의

IPC: H01L21/302

Abstract: 본 발명은 HEMT 등 고속 소자에 사용되는 T형 게이트 형성에 관한 것으로, 기판 상에 더미 레지스트를 도포하는 단계; 상기 더미 레지스트를 현상하여, T-형 게이트가 형성될 영역에 고립된 더미 레지스트 패턴을 형성하는 단계; 상기 고립된 더미 레지스트 패턴 및 상기 기판 상에 실리콘 산화막을 증착하는 단계; 상기 실리콘 산화막의 상부에 형상 반전 레지스트를 도포하는 단계; 및 현상 공정에 의해 상기 형상 반전 레지스트의 자체 현상 및 상기 실리콘 산화막의 에치백 및 상기 고립된 더미 레지스트 패턴을 현상하는 단계를 포함하는 것을 특징으로 한다.

公开(公告)号：KR100216592B1

公开(公告)日：1999-08-16

申请号：KR1019960069818

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순 ,  편광의

IPC: H01L21/335

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
다중게이트의 제조방법
2. 발명이 해결하고자 하는 기술적 과제
좁은 간격의 다중 게이트 전극을 가지는 소자를 제어성 좋게 제조할 수 있도록 하기 위함.
3. 발명의 해결 방법의 요지
리소그라피 공정의 도입과 추가의 공정을 이용하여 다중게이트의 공정을 간단하게 행할 수 있다.
4. 발명의 중요한 용도
반도체 소자 제조

公开(公告)号：KR1019990051068A

公开(公告)日：1999-07-05

申请号：KR1019970070307

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순 ,  편광의

IPC: H01L21/306

Abstract: 본 발명은 균일하고 제어성이 좋은 뒷면 via- hole 을 제조하는 제조 방법을 제공하기 위한 것이다. 본 발명은, 소자 및 회로 기판(1)에는 활성층(2)와 전면 금속층(3)으로 주로 구성되어 있고, 표면에 보호막을 입혀, 고온 왁스(4)로 투명 지지 기판(5)에 접착 하고 , 비아-홀 영역(10a)과 창 영역(10b)이 있는 마스크(10)를 사용하여, 감광막(8)의 표면에 패턴을 형성하고, Ni금속을 증착한 후 리프트 오프 공정으로 Ni 보조 마스크(9)를 형성하고, 모니터용 창(11)을 만든다. 그 위에 다시 감광막을 입히고, 비아-홀 용 마스크(10)을 사용하여 비아홀 식각용 패턴(12)과, 식각 모니터용 창(11a)을 형성 하고, 비아홀용 감광막 마스크(12)와 Ni금속 마스크(9)를 사용하여 식각함으로써, 식각된 비아-홀부분(13)과 식각된 비아-홀 창(14), (14a), (14b)을 형성한다. 그리고, 식각 마스크인 감광막 및 Ni 금속 마스크를 제거하고, 베이스 금속(15)를 증착하여 전기 도금 방법으로 금(15), (15a)를 도금하며, 이후, 투명 지지대(5)를 탈착하고 세척을 하여 완료한다. 따라서, 본 발명에 의하면, 창을 사용하여 비아-홀의 식각 완료점을 정확하게 찾아내고 2회의 리소그라피 공정을 사용하여 뒷면 비아-홀의 마스크를 안정함으로서, 웨이퍼 내에서 균일하고 재현성 있는 뒷면 비아-홀을 얻을 수 있게 된다.