公开(公告)号：KR1020110139851A

公开(公告)日：2011-12-30

申请号：KR1020100059922

申请日：2010-06-24

Applicant: 국민대학교산학협력단

Inventor： 이장식 ,  유시훈

IPC: C25D11/00 ,  B82B3/00

CPC classification number: C25D11/045 ,  B82B3/00

Abstract: PURPOSE: A nano template and a manufacturing method thereof are provided to produce a nano template with pores having a controlled aspect ratio by efficiently controlling the size of the pores. CONSTITUTION: A nano template comprises a substrate(30), a pattern layer(10), a deposition layer(20), and a protective layer. The pattern layer is formed on the substrate from oxide of metal selected from the group consisting of Al, Ti, Ta, Zr, Nb, and W and has pores(50) including an opening exposed on the surface of the pattern layer. The deposition layer is laminated on the surface of the pores in order to reduce the pores exposing the surface of the substrate. The protective layer includes polystyrene, paraffin wax, or nail polish and fills in the pores by covering the pattern layer on the opposite side of the substrate.

Abstract translation: 目的：提供纳米模板及其制造方法，以通过有效地控制孔的尺寸来制备具有受控纵横比的孔的纳米模板。 构成：纳米模板包括基底（30），图案层（10），沉积层（20）和保护层。 图案层由选自Al，Ti，Ta，Zr，Nb和W的金属的氧化物形成在基板上，并且具有在图案层的表面上露出的开口的孔（50）。 沉积层层压在孔的表面上，以便减少暴露于基底表面的孔。 保护层包括聚苯乙烯，石蜡或指甲油，并通过覆盖基材相对侧上的图案层而填充在孔中。

公开(公告)号：KR101061053B1

公开(公告)日：2011-09-01

申请号：KR1020100012367

申请日：2010-02-10

Applicant: 국민대학교산학협력단

Inventor： 이장식 ,  박영수 ,  김수진

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 유기 반도체층을 이용하여 효과적인 비휘발성 유기 메모리 소자를 구현하기 위하여, 터널링절연층과, 일면이 상기 터널링절연층의 일면에 대향하도록 배치된 블로킹절연층과, 상기 터널링절연층과 상기 블로킹절연층 사이에 개재되며 고분자 전해질막과 상기 고분자 전해질막의 상기 터널링절연층 방향의 면 상에 배치된 나노입자들을 포함하는 적어도 한 층의 전하트랩층과, 상기 터널링절연층의 타면 측에 배치된 유기 반도체층과, 상기 블로킹절연층의 타면 측에 배치된 게이트를 구비하는 비휘발성 유기 메모리 소자를 제공한다.

公开(公告)号：KR1020080088214A

公开(公告)日：2008-10-02

申请号：KR1020070030850

申请日：2007-03-29

Applicant: 국민대학교산학협력단

Inventor： 이재갑 ,  이장식 ,  손병혁 ,  이치영

IPC: H01L21/8247 ,  H01L27/115 ,  B82Y10/00

CPC classification number: H01L29/42324 ,  B82Y10/00 ,  H01L21/28273 ,  H01L29/513 ,  H01L29/66825

Abstract: A method for forming a floating gate, a non-volatile memory device, and a manufacturing thereof are provided to prevent a property change of layer quality due to a high-temperature heat treatment process by forming a nano crystal with a micell. A tunneling oxide layer(11) is formed on an upper surface of a semiconductor substrate(10). A nano structure is formed on the tunneling oxide layer by using a self-assembly method. A gate forming solution including a micell template is coated on the nano structure. A precursor material for synthesizing metal salt is introduced into the nano structure. A floating gate is formed by arranging the metal salt on the tunneling oxide layer by removing the micell template on the semiconductor substrate.

Abstract translation: 提供一种用于形成浮动栅极，非易失性存储器件及其制造的方法，以通过用胶束形成纳米晶体来防止由于高温热处理工艺引起的层质量的性质变化。 隧道氧化物层（11）形成在半导体衬底（10）的上表面上。 通过使用自组装方法在隧道氧化物层上形成纳米结构。 包含胶束模板的浇口形成溶液涂覆在纳米结构上。 将用于合成金属盐的前体材料引入纳米结构。 通过去除半导体衬底上的胶束模板，将金属盐布置在隧道氧化物层上形成浮栅。

公开(公告)号：KR101220243B1

公开(公告)日：2013-01-09

申请号：KR1020110083450

申请日：2011-08-22

Applicant: 국민대학교산학협력단

Inventor： 이장식

IPC: B82B3/00 ,  B82B1/00 ,  B82Y40/00

CPC classification number: B82B3/0038 ,  B82B3/0033 ,  B82Y40/00

Abstract: PURPOSE: A microstructure capable of adjusting a gap between unit structures, and a manufacturing method thereof are provided to form a microstructure denser than a pattern space of a nanotemplate. CONSTITUTION: A microstructure is formed on a substrate surface. The microstructure includes first and second structures which are successively formed. A microstructure manufacturing method comprises the following steps: forming a first nanotemplate(80) having a plurality of first pores(50) on a substrate(30); forming a first microstructure(110) on the substrate through the first pores, and removing the first nanotemplate; forming a second nanotemplate(81) having a plurality of second pores(51) on the first microstructure and the substrate; and forming a second microstructure(111) on the substrate through the second pores, and removing the second nanotemplate.

Abstract translation: 目的：提供能够调节单元结构之间的间隙的微结构及其制造方法，以形成比纳米模板的图案空间更密集的微结构。 构成：在基板表面上形成微结构。 微结构包括连续形成的第一和第二结构。 微结构制造方法包括以下步骤：在衬底（30）上形成具有多个第一孔（50）的第一纳米模板（80）; 通过所述第一孔在所述基底上形成第一微结构（110），并移除所述第一纳米模板; 形成在所述第一微结构和所述基底上具有多个第二孔（51）的第二纳米模板（81）; 以及通过所述第二孔在所述基底上形成第二微结构（111），并且移除所述第二纳米模板。

公开(公告)号：KR101155108B1

公开(公告)日：2012-06-11

申请号：KR1020090038534

申请日：2009-04-30

Applicant: 국민대학교산학협력단

Inventor： 이장식 ,  손병혁 ,  김용무 ,  권정화 ,  신현정 ,  이재갑

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  B82Y10/00 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/42332 ,  H01L29/42348 ,  H01L29/7881

Abstract: Provided is a charge trapping layer which has excellent memory characteristics, a method of forming the charge trapping layer, a nonvolatile memory device using the charge trapping layer, and a method of fabricating the nonvolatile memory device, in which a hybrid nanoparticle which is obtained by mixing a nanoparticle having an excellent programming characteristic with a nanoparticle having an excellent erasing characteristic is used as the charge trapping layer. The charge trapping layer for use in the nanoparticle is discontinuously formed between a tunneling oxide film and a control oxide film, and includes at least two different kinds of numerous nanoparticles.

公开(公告)号：KR1020110092758A

公开(公告)日：2011-08-18

申请号：KR1020100012367

申请日：2010-02-10

Applicant: 국민대학교산학협력단

Inventor： 이장식 ,  박영수 ,  김수진

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/792

Abstract: PURPOSE: A non-volatile organic memory device with a charge trap layer is provided to reduce the number of interfaces that a charge passes, thereby drastically enhancing the recording features of the organic memory device. CONSTITUTION: One side of a blocking insulating layer(120) faces one side of a tunneling insulating layer(140). A charge trap layer(130) is interposed between the tunneling insulating layer and the blocking insulating layer. The charge trap layer comprises a polymer electrolyte membrane(135) and nano particles(137). An organic semiconductor layer(150) is arranged on the other side of the tunneling insulating layer. A gate(110) is arranged on the other side of the blocking insulating layer.

Abstract translation: 目的：提供具有电荷陷阱层的非易失性有机存储器件，以减少电荷通过的界面数量，从而大大提高有机存储器件的记录特征。 构成：阻挡绝缘层（120）的一侧面向隧道绝缘层（140）的一侧。 在隧道绝缘层和阻挡绝缘层之间插入电荷陷阱层（130）。 电荷捕获层包括聚合物电解质膜（135）和纳米颗粒（137）。 在隧道绝缘层的另一侧设置有机半导体层（150）。 栅极（110）布置在阻挡绝缘层的另一侧上。

公开(公告)号：KR100902313B1

公开(公告)日：2009-06-12

申请号：KR1020070097519

申请日：2007-09-27

Applicant: 국민대학교산학협력단

Inventor： 이장식 ,  조진한 ,  이재갑

IPC: H01L27/115 ,  H01L21/8247 ,  B82Y10/00

CPC classification number: H01L29/42332 ,  B82Y10/00 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/42348 ,  H01L29/513

Abstract: 본 발명은 나노 크기의 금속 나노 크리스탈을 이용하는 다층 전하저장층을 형성하여 메모리 장치의 전하저장능력을 향상시킬 수 있는 다층의 전하저장층을 가지는 플로팅 게이트, 플로팅 게이트의 제조방법, 이를 이용한 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
본 발명의 플로팅 게이트는 터널 산화막 상에 적층되고, 전하를 띄고 있으며 각 단마다 각각 적어도 하나의 박막이 적층된 적어도 하나의 단으로 이루어진 고분자 전해질막과; 각각 상기 고분자 전해질막의 각단 상부면에 자기 조립되어 전하를 트랩하는 다수의 금속 나노 크리스탈이 부착된 적어도 하나의 금속 나노 크리스탈층을 포함하는 것을 특징으로 한다.
또한, 상기 플로팅 게이트는 고분자 전해질에 금속 나노 크리스탈을 자기 조립방법으로 형성하므로 고온의 열처리 공정 없이 제조될 수 있다.
비휘발성 메모리, 플로팅 게이트, 전하저장, 고분자 전해질, 금속 나노 크리스탈, 자기 조립