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公开(公告)号：KR100614773B1
公开(公告)日：2006-08-22
申请号：KR1020040113752
申请日：2004-12-28
Applicant: 삼성전자주식회사
IPC: H01L21/304
CPC classification number: H01L21/76819 , C09G1/02 , H01L21/31053
Abstract: 화학 기계적 연마 방법에서, 기판은 제 1 상부면을 갖는 제 1 단차부를 포함한다. 기판 상에 제 1 상부면보다 높은 제 2 상부면을 갖는 제 1 연마 대상막을 형성한다. 제 2 상부면에는 제 1 단차부와 실질적으로 대응되게 제 2 단차부들이 형성되어 있다. 제 1 연마 대상막에 대한 제 1 연마 공정을 수행하여 제 2 단차부의 높이를 낮춘다. 따라서, 평탄한 제 2 연마 대상막을 형성한다. 제 1 단차부의 상부면이 노출될 때까지 상기 제 2 연마 대상막에 대한 제 2 연마 공정을 수행하여 평탄한 제 3 연마 대상막을 형성한다. 따라서, 기판의 손상을 최소화하고 평탄도를 개선할 수 있다.
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公开(公告)号：KR1020060075171A
公开(公告)日：2006-07-04
申请号：KR1020040113752
申请日：2004-12-28
Applicant: 삼성전자주식회사
IPC: H01L21/304
CPC classification number: H01L21/76819 , C09G1/02 , H01L21/31053
Abstract: 화학 기계적 연마 방법에서, 기판은 제 1 상부면을 갖는 제 1 단차부를 포함한다. 기판 상에 제 1 상부면보다 높은 제 2 상부면을 갖는 제 1 연마 대상막을 형성한다. 제 2 상부면에는 제 1 단차부와 실질적으로 대응되게 제 2 단차부들이 형성되어 있다. 제 1 연마 대상막에 대한 제 1 연마 공정을 수행하여 제 2 단차부의 높이를 낮춘다. 따라서, 평탄한 제 2 연마 대상막을 형성한다. 제 1 단차부의 상부면이 노출될 때까지 상기 제 2 연마 대상막에 대한 제 2 연마 공정을 수행하여 평탄한 제 3 연마 대상막을 형성한다. 따라서, 기판의 손상을 최소화하고 평탄도를 개선할 수 있다.
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13.发明授权에피텍셜 콘택 플러그 제조방법, 그 제조 방법을 이용한반도체 장치 제조 방법 및 그 제조 방법을 이용한 더블스택형 트랜지스터 제조 방법 失效用于与外延接触插塞的制造方法制造的双叠层晶体管的方法，制造半导体装置的制造方法的一种方法和一种制造方法，使用一
公开(公告)号：KR100591719B1
公开(公告)日：2006-06-22
申请号：KR1020040090749
申请日：2004-11-09
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/7684
Abstract: 에피텍셜 콘택 플러그 제조방법, 그 제조 방법을 이용한 반도체 장치 제조 방법 및 그 제조 방법을 이용한 더블 스택형 트랜지스터 제조 방법에서, 층간절연막을 관통한 개구부에 의하여 노출된 반도체 기판에 선택적 에피텍셜 성장 기술을 이용하여 버섯 모양의 에피텍셜 플러그를 형성한다. 이어서, 상기 층간절연막 및 에피텍셜 플러그 상에 화학 기계적 연마 버퍼층을 형성한다. 이어서, 상기 화학 기계적 연마 버퍼층 및 상기 에피텍셜 플러그를 화학 기계적 연마 공정으로 층간절연막의 표면이 노출될 때까지 평탄화하여 이루어진다. 상기 에피텍셜 플러그의 버섯 모양의 머리 부분이 떨어져 나가서 발생하는 스크래치를 억제하여 소자의 특성과 수율을 향상시킬 수 있다.
Abstract translation: 使用外延接触插塞的制造方法，采用的制造半导体器件的制造方法的方法和，在使用该制造方法，在半导体衬底上选择性外延生长技术通过贯通层间绝缘膜开口露出的双堆栈型晶体管的制造方法 形成蘑菇形外延插头。 然后，在层间绝缘膜和外延插塞上形成化学机械抛光缓冲层。 然后，平面化，直到暴露于化学机械抛光的缓冲层，并通过化学机械抛光过程中的外延插头的层间绝缘膜的表面来实现的。 外延插头的蘑菇形状的头部可以抑制划痕发生熄灭，以改善设备和产量的特性。
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公开(公告)号：KR100555529B1
公开(公告)日：2006-03-03
申请号：KR1020030080549
申请日：2003-11-14
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 육방정계 배열의 캐패시터를 갖는 반도체 소자와 그 제조방법에 관한 것이다. 본 발명에 의한 반도체 소자 및 그 제조방법은 반도체 기판의 활성영역이 종횡(縱橫)으로 일정한 등간격의 매트릭스 형태인 스트레이트 셀과, 스트레이트 셀과 연결되도록 지그재그 형태로 배열된 버퍼패드 패턴과, 버퍼패드 패턴의 상부에 육방정계 배열을 갖는 하부전극 패턴을 형성하는 것을 포함한다.
본 발명에 의한 육방정계 배열의 캐패시퍼를 갖는 반도체 소자에 의하면, 스트레이트 셀에서 육방정계의 배열을 갖는 캐패시터를 제공할 수 있고 하부전극 패턴과 하부전극의 콘택 패턴 사이에 버퍼패드 패턴을 삽입함으로써 충분한 오버랩 마진을 갖는 육방정계 배열을 갖는 캐패시터를 제공할 수 있다.
스트레이트 셀, 캐패시터, 하부전극, 육방정계, 버퍼패드, 오버랩-
公开(公告)号：KR1020060009437A
公开(公告)日：2006-02-01
申请号：KR1020040057295
申请日：2004-07-22
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/115 , H01L27/11519 , H01L27/11521 , H01L27/11524
Abstract: 층간절연막의 두께를 줄일 수 있는 불휘발성 메모리장치의 제조방법에 따르면, 먼저 액티브 영역과 필드 영역으로 구분된 반도체 기판 상에 다수의 게이트 구조물을 형성한다. 게이트 구조물을 덮는 제1 층간절연막을 형성한 후, 제1 층간절연막의 표면으로부터 소정의 거리만큼 낮게 위치하는 공통 소스라인을 형성한다. 공통 소스라인 및 제1 층간절연막 상에 형성되며, 제1 층간절연막과 공통 소스라인의 높이 차이에 대응하는 만큼 두께 줄인 제2 층간절연막을 형성한다. 제2 층간절연막을 관통하여 비트라인 플러그가 형성되며, 제2 층간절연막의 상부에 비트라인 플러그와 전기적으로 연결되는 비트라인이 형성된다. 공통 소스라인과 비트라인과의 작동마진을 동일하게 유지하면서 층간절연막의 두께를 줄일 수 있다.
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Patent Agency Ranking
公开(公告)号：KR100546355B1
公开(公告)日：2006-01-26
申请号：KR1020030052091
申请日：2003-07-28
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: 연마 패드 어셈블리의 상면에 선택적으로 국부 단차를 부여하기 위한 삽입 패드를 구비하는 CMP 장치에 관하여 개시한다. 삽입 패드는 회전 가능한 플래튼과 연마 패드 어셈블리와의 사이에 개재된다. 웨이퍼상의 연마량 산포 불량을 개선하기 위하여 웨이퍼 센터 부분에서의 연마량을 증가시키고자 하는 경우에는 삽입 패드가 플래튼상의 연마 영역중 센터 연마 영역 위만 덮도록 구성하고, 웨이퍼 에지 부분에서의 연마 속도를 증가시키고자 하는 경우에는 삽입 패드가 상기 플래튼상의 연마 영역중 에지 연마 영역 위만 덮도록 구성한다.
삽입 패드, 국부 단차, 연마량 산포, 웨이퍼 센터, 웨이퍼 에지-
公开(公告)号：KR100542738B1
公开(公告)日：2006-01-11
申请号：KR1020030051206
申请日：2003-07-25
Applicant: 삼성전자주식회사
IPC: H01L21/304
CPC classification number: C11D11/0047 , C11D7/06 , C11D7/265
Abstract: 반도체 장치 세정액 및 이를 이용한 반도체 장치의 세정방법이 개시되어 있다. 반도체 장치 세정액은 암모니아수, 상기 암모니아수 보다 높은 비율의 초산 및 상기 초산 보다 높은 비율의 탈이온수로 이루어진다. 상기 세정액을 이용한 반도체 장치의 세정방법은 금속 패턴이 노출된 반도체 기판에 암모니아수, 초산 및 탈이온수로 이루어진 세정액을 제공하여 세정액막을 형성하고 상기 세정액막에 메가소닉 에너지를 제공한다. 상기 메가소닉 에너지, 상기 메가소닉 에너지에 의한 세정액 내의 기포 파열 에너지 및 상기 세정액의 화학적 작용에 의해 금속 패턴이 노출된 반도체 기판을 세정한다.
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公开(公告)号：KR100513276B1
公开(公告)日：2005-09-09
申请号：KR1020030032949
申请日：2003-05-23
Applicant: 삼성전자주식회사
IPC: H01L21/304
CPC classification number: H01L21/68728 , H01L21/67051
Abstract: 웨이퍼 에지에 존재하는 입자오물의 제거를 극대화하기 위한 웨이퍼 에지 세정공정에서 본 발명의 웨이퍼 고정 스핀 척은 웨이퍼를 상부에 위치시키고 회전하는 회전동작부 및 회전동작부의 상부 가장자리에 위치하고, 회전가능한 몸체 상부에 웨이퍼를 고정시키는 돌출된 형태의 다수의 핀이 구비된 다수의 웨이퍼 고정부를 구비하며, 웨이퍼 고정부는 웨이퍼 고정부의 축을 중심으로 회전하여 상기 웨이퍼를 고정시키는 핀을 다른 핀으로 전환한다. 또는, 본 발명의 또 다른 웨이퍼 고정 스핀 척은, 웨이퍼를 상부에 위치시키고 회전하는 회전동작부 및 회전동작부의 상부 가장자리에 위치하고, 회전가능한 몸체 상부에 웨이퍼를 고정시키는 돌출된 형태의 핀을 구비한 다수의 제1 웨이퍼 고정부 및 다수의 제2 웨이퍼 고정부를 구비하며, 다수의 제1 웨이퍼 고정부 및 다수의 제2 웨이퍼 고정부는 교대로 상기 웨이퍼를 고정한다.
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公开(公告)号：KR100501938B1
公开(公告)日：2005-07-18
申请号：KR1020030037963
申请日：2003-06-12
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/66553 , H01L21/0337 , H01L21/0338 , H01L21/32139 , H01L21/76838 , H01L21/823437 , H01L27/10873
Abstract: 100nm 이하급 트랜지스터 제조시에도 적용 가능한 미세 피치(fine pitch) 구조로 게이트 전극을 구현할 수 있는 반도체 소자 제조방법이 개시된다.
본 발명에서 제안된 반도체 소자 제조방법은, 반도체 기판 상에 폴리실리콘막과 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막 상에 요홈부가 구비된 PR 패턴을 형성하는 단계와, 상기 결과물 상에 제 2 절연막을 형성하고, 상기 요홈부 저면에 폴리실리콘막이 노출될 때까지 이를 전면 에치백하여, 상기 요홈부의 내측벽에 희생 스페이서를 형성하는 단계와, 상기 PR 패턴을 제거하는 단계와, 상기 요홈부 저면의 폴리실리콘막 상에 산화막이나 실리사이드막 재질의 임의막 패턴을 형성하는 단계와, 상기 희생 스페이서와 상기 제 1 절연막을 제거하는 단계 및 상기 임의막 패턴을 마스크로 해서 상기 폴리실리콘막을 식각하여 게이트 전극을 형성하는 단계를 포함한다.
상기와 같이 공정을 진행할 경우, 희생 스페이서 막질의 두께 조절을 통해 공정 진행상의 어려움없이도 게이트 전극의 선폭을 100nm 이하의 미세 피치 구조로 구현할 수 있게 된다.-
20.发明公开리세스 채널 트렌치 패턴의 형성 방법, 리세스 채널트랜지스터의 제조 방법 및 리세스 채널 트랜지스터 有权用于形成记录道通道图案的方法，用于制作记录通道晶体管的方法和由其组成的记忆道通道晶体管
公开(公告)号：KR1020050034879A
公开(公告)日：2005-04-15
申请号：KR1020030070638
申请日：2003-10-10
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/66621 , H01L21/28123 , H01L21/823412 , H01L21/823437 , H01L27/10808 , H01L27/10876
Abstract: 리세스 채널 트랜지스터 형성을 위한 리세스 채널 트렌치 패턴의 형성 방법을 개시한다. 본 발명에 의한 리세스 채널 트랜치 패턴의 형성 방법에서는, 반도체 기판 상에 마스크층을 형성한 다음, 활성 영역 및 이와 인접한 소자 분리막의 일부만을 분리된 홀 형태로 노출시키도록 마스크층을 패터닝한다. 그 후, 이 분리된 홀 형태로 패터닝된 마스크층을 식각 마스크로 하여 반도체 기판 및 소자 분리막 부분을 선택적으로 이방성 식각함으로써 분리된 홀형 패턴을 갖는 리세스 채널 트렌치를 형성한다. 또한, 마스크층을 분리된 홀 형태로 패터닝하는 대신에 굴곡진 라인 형태로 패터닝할 수도 있다. 굴곡진 라인 형태로 마스크층을 패터닝하는 경우에는, 패터닝된 마스크층에 의해 노출된 소자 분리막 부분이 인접 활성 영역으로부터 멀어지도록 상기 라인을 굴곡지게 패터닝한다. 그 후, 이 굴곡진 라인 형태로 패터닝된 마스크층을 식각 마스크로 하여 반도체 기판 및 소자 분리막 부분을 식각함으로써 굴곡진 라인형 패턴을 갖는 리세스 채널 트렌치를 형성한다.
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