公开(公告)号：KR1020060092004A

公开(公告)日：2006-08-22

申请号：KR1020050013278

申请日：2005-02-17

Applicant: 삼성전자주식회사

Inventor： 진유승 ,  마에다시게노부

IPC: H01L21/336

Abstract: 상승된 드레인 및 소스를 갖는 모스 트랜지스터 및 그 제조방법이 제공된다. 이 방법들은 집적회로 기판을 준비하고, 상기 집적회로 기판의 소정영역에 활성영역을 한정하는 것을 포함한다. 상기 활성영역을 갖는 기판 상에 몰딩막 패턴을 형성하되, 상기 몰딩막 패턴은 상기 활성영역의 제 1 영역 및 제 2 영역을 각각 노출시키는 소스 개구부 및 드레인 개구부를 갖도록 형성된다. 상기 드레인 개구부 및 소스 개구부 내에 각각 상승된 드레인 패턴 및 상승된 소스 패턴이 형성된다. 상기 상승된 드레인 패턴 및 상기 상승된 소스 패턴 사이의 상기 몰딩막 패턴을 선택적으로 제거하여 상기 상승된 드레인 패턴 및 상승된 소스 패턴의 측벽을 노출시키는 게이트 개구부가 형성된다. 상기 게이트 개구부의 측벽들 상에 절연막 스페이서들이 형성된다. 상기 절연막 스페이서에 의해 둘러싸여진 상기 게이트 개구부 내에 절연된 게이트 전극이 형성된다. 이에 더하여, 상기 상승된 소스 및 드레인을 갖는 모스 트랜지스터가 역시 제공된다.
상승된 드레인, 상승된 소스, 트랜지스터, 단채널 효과, 접촉 저항

公开(公告)号：KR1020060009606A

公开(公告)日：2006-02-01

申请号：KR1020040058257

申请日：2004-07-26

Applicant: 삼성전자주식회사

Inventor： 진유승 ,  마에다시게노부

IPC: H01L29/78

CPC classification number: H01L29/785 ,  H01L21/845 ,  H01L27/11 ,  H01L27/1104 ,  H01L27/1211 ,  H01L29/41791 ,  H01L29/66795 ,  H01L2029/7858 ,  H01L2924/13067

Abstract: 성능 향상이 가능한 멀티 게이트 트랜지스터의 제조 방법이 제공된다. 멀티 게이트 트랜지스터의 제조 방법은 2면 이상에 채널이 형성될 멀티 채널 영역을 포함하는 액티브 패턴을 형성한 후, 액티브 패턴의 멀티 채널 영역 이외의 영역과 연결되는 국부배선을 형성하여 멀티 게이트 트랜지스터의 액티브 구조를 완성한다. 본 발명의 방법에 의해 제조된 멀티 게이트 트랜지스터 또한 제공된다.
멀티 게이트 트랜지스터, 트리 게이트 트랜지스터, 액티브 구조, 국부 배선

公开(公告)号：KR1020160122463A

公开(公告)日：2016-10-24

申请号：KR1020150052355

申请日：2015-04-14

Applicant: 삼성전자주식회사

Inventor： 이도선 ,  손창우 ,  김철성 ,  마에다시게노부 ,  최영문 ,  최효석 ,  현상진

IPC: H01L29/78 ,  H01L21/3205 ,  H01L21/36 ,  H01L21/28

CPC classification number: H01L29/0847 ,  H01L29/0653 ,  H01L29/161 ,  H01L29/165 ,  H01L29/41791 ,  H01L29/7848 ,  H01L29/785

Abstract: 반도체소자는기판상에, 제2 방향을따라서로인접하게배치되는에피택시얼패턴을포함하는에피택시얼구조물이구비된다. 상기에피택시얼구조물상부면전체를덮으면서상기에피택시얼구조물들을전기적으로연결시키는금속실리사이드패턴이구비된다. 상기금속실리사이드패턴의상부면일부와접촉하는콘택구조물이구비된다. 상기반도체소자는저저항을갖고기생커패시턴스가감소된다.

公开(公告)号：KR100871697B1

公开(公告)日：2008-12-08

申请号：KR1020070005419

申请日：2007-01-17

Applicant: 삼성전자주식회사

Inventor： 권대진 ,  김우식 ,  마에다시게노부 ,  이승환 ,  위성례 ,  왕싸오췐 ,  최현민

IPC: H01L21/82

CPC classification number: H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 반도체 소자의 전기 퓨즈에 관하여 개시한다. 본 발명에 따른 반도체 소자의 전기 퓨즈는 퓨즈 프로그래밍을 위한 퓨즈 트랜지스터; 및 상기 퓨즈 트랜지스터와 연결되어 있는 퓨즈 블록을 포함하되, 상기 퓨즈 블록은 퓨즈 라인 및 상기 퓨즈라인에 연결되어 있는 열발산 구조; 를 포함한다. 본 발명의 전기 퓨즈는 퓨즈 라인에 열발산 구조를 채용함으로써 퓨즈 블로잉시 퓨즈 링크에서 발생하는 열이 열발산 구조로 확산되어 퓨즈의 파열을 방지함으로써 전기 퓨즈의 센싱 마진을 넓게 확보하고 인접 소자가 퓨즈에서 발생하는 열에 의하여 열화되는 것을 방지할 수 있다.
전기 퓨즈, 퓨즈 링크, 열발산 구조, 퓨즈 파열(rupture)

公开(公告)号：KR1020080067921A

公开(公告)日：2008-07-22

申请号：KR1020070005419

申请日：2007-01-17

Applicant: 삼성전자주식회사

Inventor： 권대진 ,  김우식 ,  마에다시게노부 ,  이승환 ,  위성례 ,  왕싸오췐 ,  최현민

IPC: H01L21/82

CPC classification number: H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An electronic fuse having a heat spreading structure is provided to prevent explosion due to overheat of a fuse link by using the heat spreading structure. An electronic fuse includes a fuse transistor for fuse programming, and a fuse block connected to the fuse transistor. The fuse block includes a fuse line and a heat spreading structure(21) connected to the fuse line. The fuse line includes a cathode(14), an anode(16), and a fuse link(15) between the cathode and the anode. The heat spreading structure has a shape of ring to surround the fuse line. A shape of ring has a rectangular structure. The heat spreading structure includes one or more shapes of bars. The heat spreading structure includes a plurality of shapes of bars parallel to the fuse link.

Abstract translation: 提供一种具有散热结构的电子熔断器，以防止由于使用散热结构导致的熔断体过热引起的爆炸。 电子保险丝包括用于保险丝编程的保险丝晶体管和连接到熔丝晶体管的熔丝块。 保险丝盒包括熔丝线和连接到熔丝线的散热结构（21）。 熔丝线包括在阴极和阳极之间的阴极（14），阳极（16）和熔断体（15）。 散热结构具有围绕熔丝线的环形。 环的形状具有矩形结构。 散热结构包括一种或多种形状的棒。 散热结构包括与熔断体平行的多个形状的棒。

公开(公告)号：KR100724563B1

公开(公告)日：2007-06-04

申请号：KR1020050036416

申请日：2005-04-29

Applicant: 삼성전자주식회사

Inventor： 왕싸오췐 ,  마에다시게노부 ,  김민주

IPC: H01L29/78

CPC classification number: H01L29/785 ,  H01L21/28088 ,  H01L21/28105 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/41791 ,  H01L29/4908

Abstract: 다중 일함수 금속 질화물 게이트 전극을 갖는 모스 트랜지스터들이 제공된다. 상기 모스 트랜지스터들은 반도체 기판 및 상기 반도체 기판 상에 배치된 중심 게이트 전극을 구비한다. 상기 중심 게이트 전극은 금속 질화물로 이루어진다. 상기 중심 게이트 전극의 양 측벽들 상에 각각 소오스측 게이트 전극 및 드레인측 게이트 전극이 제공된다. 상기 소오스/드레인측 게이트 전극들은 질소보다 작은 음전기성(electronegativity)을 갖는 제1 불순물들중 어느 하나 또는 질소보다 큰 음전기성을 갖는 제2 불순물들중 어느 하나를 함유하는(containing) 도우프트 금속 질화물(doped metal nitride)로 이루어진다. 상기 모스 트랜지스터들을 채택하는 씨모스 집적회로 소자들 및 그 제조방법들 또한 제공된다.

公开(公告)号：KR100690924B1

公开(公告)日：2007-03-09

申请号：KR1020050127042

申请日：2005-12-21

Applicant: 삼성전자주식회사

Inventor： 장찬삼 ,  마에다시게노부 ,  오창봉 ,  신헌종

IPC: H01L21/8238 ,  H01L21/336

Abstract: A semiconductor IC device is provided to simplify a fabricating process and reduce a fabricating cost by decreasing the number of used masks. A substrate(100) is prepared in which a low-voltage transistor region of first conductivity type and a high-voltage transistor region of second conductivity type. A low voltage transistor of first conductivity type includes a first well of second conductivity type, a first gate electrode, a first low density impurity region of second conductivity type and a high-density impurity region of first conductivity type. The first well is formed in the low voltage transistor region. The first gate electrode is formed on the first well. The first low-density impurity region is formed in the first well to adjust a threshold voltage. The high-density impurity region of first conductivity type is aligned with both sides of the first gate electrode. A high voltage transistor of second conductivity type includes a second well of first conductivity type, a second gate electrode and a high voltage transistor of second conductivity type. The second well is formed in the high-voltage transistor region. The second gate electrode is formed on the second well. The high-density impurity region of second conductivity type is formed in the second well, having substantially the same Rp(projected range) as that of the first low-density impurity region for adjusting the threshold voltage and aligned with the second low-density impurity region and both sides of the second gate electrode.

Abstract translation: 提供半导体IC器件以简化制造工艺并通过减少使用的掩模的数量来降低制造成本。 准备衬底（100），其中，第一导电类型的低电压晶体管区域和第二导电类型的高电压晶体管区域。 第一导电类型的低电压晶体管包括第二导电类型的第一阱，第一栅电极，第二导电类型的第一低浓度杂质区域和第一导电类型的高浓度杂质区域。 第一阱形成在低电压晶体管区域中。 第一栅电极形成在第一阱上。 第一低密度杂质区形成在第一阱中以调节阈值电压。 第一导电类型的高浓度杂质区域与第一栅电极的两侧对齐。 第二导电类型的高电压晶体管包括第一导电类型的第二阱，第二栅电极和第二导电类型的高电压晶体管。 第二阱形成在高电压晶体管区域中。 第二栅电极形成在第二阱上。 在第二阱中形成第二导电类型的高浓度杂质区，其具有与用于调节阈值电压的第一低浓度杂质区的Rp（投影范围）基本相同的Rp（投影范围）并且与第二低浓度杂质 区域和第二栅电极的两侧。

公开(公告)号：KR1020060114474A

公开(公告)日：2006-11-07

申请号：KR1020050036416

申请日：2005-04-29

Applicant: 삼성전자주식회사

Inventor： 왕싸오췐 ,  마에다시게노부 ,  김민주

IPC: H01L29/78

CPC classification number: H01L29/785 ,  H01L21/28088 ,  H01L21/28105 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/41791 ,  H01L29/4908 ,  H01L29/4966

Abstract: A MOS transistors having a multi-work function metal nitride gate electrode, a CMOS integrated circuit devices employing the same, and its manufacturing method are provided to prevent short channel effect by using a source side gate electrode that is made of a doped metal nitride and has a work function different from a central gate electrode. A central gate electrode(21c) is arranged on a semiconductor substrate and comprised of a metal nitride. A source side gate electrode(21s) and a drain side gate electrode(21d) are respectively adjacent to both sidewalls of the central gate electrode and comprised of a doped metal nitride containing first impurities and second impurities. The first impurities have electronegativity less than nitrogen. The second impurities have electronegativity greater than the nitrogen. The source side gate electrode and the drain side gate electrode have work functions different from the central gate electrode. A source region(42s) is formed in the semiconductor substrate. The source region is adjacent to the source side gate electrode and opposite to the drain side gate electrode. A drain region(42d) is formed in the semiconductor substrate. The drain region is adjacent to the drain side gate electrode and opposite to the source side gate electrode.

Abstract translation: 提供具有多功能金属氮化物栅电极的MOS晶体管，采用该CMOS功能的CMOS集成电路器件及其制造方法，以通过使用由掺杂金属氮化物制成的源极侧栅电极来防止短沟道效应， 具有与中心栅电极不同的功函数。 中央栅电极（21c）布置在半导体衬底上并由金属氮化物构成。 源极侧栅电极（21s）和漏极侧栅电极（21d）分别与中央栅电极的两侧壁相邻，并且由含有第一杂质和第二杂质的掺杂金属氮化物构成。 第一杂质的电负性小于氮。 第二杂质的电负性大于氮。 源侧栅极电极和漏极侧栅电极具有与中心栅电极不同的功函数。 源区域（42s）形成在半导体衬底中。 源极区域与源极侧栅极相邻并且与漏极侧栅电极相对。 在半导体衬底中形成漏区（42d）。 漏极区域与漏极侧栅电极相邻并且与源极侧栅电极相对。

公开(公告)号：KR100594295B1

公开(公告)日：2006-06-30

申请号：KR1020040076910

申请日：2004-09-24

Applicant: 삼성전자주식회사

Inventor： 진유승 ,  마에다시게노부

IPC: H01L21/336 ,  H01L21/28

CPC classification number: H01L29/42376 ,  H01L21/28114 ,  H01L21/28194 ,  H01L29/4908 ,  H01L29/66545 ,  H01L29/66553 ,  H01L29/66583 ,  H01L29/66742 ,  H01L29/785 ,  H01L29/78645

Abstract: 층 성장을 이용한 게이트 형성 방법 및 이에 따른 게이트 구조를 제시한다. 본 발명에 따르면, 기판 상에 게이트 유전층 및 시드층(seed layer)을 순차적으로 형성하고, 마스크를 도입한 선택적인 성장으로 시드층 상으로 게이트층을 성장시킨다. 게이트층 인근에 노출되는 시드층 부분 및 게이트층을 등방성 식각하여 게이트층에 비해 축소된 게이트를 형성한다.
게이트, 다결정질 실리콘, 포토레지스트 트리밍, 에피 성장, 다마신

公开(公告)号：KR100585131B1

公开(公告)日：2006-06-01

申请号：KR1020040011328

申请日：2004-02-20

Applicant: 삼성전자주식회사

Inventor： 마에다시게노부 ,  양정환 ,  최정아

IPC: H01L21/336

CPC classification number: H01L29/7854 ,  H01L29/045 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7855

Abstract: 기판의 주표면과 수직을 이루는 활성 영역의 측면을 채널 형성면으로 사용하는 멀티-게이트 트랜지스터에서, {110}면에서 특히 열화되기 쉬운 NBTI 현상 발생 가능성을 최소화하기 위한 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명의 반도체 소자는 {100}면이 주표면인 상면과, 상기 상면과 직각을 이루고 {100}면이 주표면인 양 측면을 가지는 실리콘 활성 영역을 가진다. 상기 활성 영역 내에서 채널 영역이 상기 상면 및 양 측면에 인접하여 형성된다. 상기 활성 영역의 상면 및 양 측면 위에는 게이트가 형성되어 있다. 상기 채널 영역에서는 결정 방위 방향으로 채널이 형성된다.
트리플 게이트, {100} 주표면, NBTI, Vth, 라운드 코너

Abstract translation: 相对于栅极晶体管，半导体装置和用于最小化特定可能性容易NBTI现象的制造方法是恶化在平面{110} - 使用活性区域的形成垂直于流路形成表面的衬底的主表面侧的多 它公开。 本发明的半导体器件具有以{100}面作为主表面的顶表面和具有垂直于顶表面的两侧并具有{100}面作为主表面的硅有源区。 在有源区中，沟道区形成为与顶面和两个侧面相邻。 栅极形成在有源区域的顶部和两侧。 在沟道区域中，晶体取向＆lt; 100＆gt; 频道形成。