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    2층의 재배선층이 형성된 에스아이피용 반도체 칩
    14.
    发明公开
    2층의 재배선층이 형성된 에스아이피용 반도체 칩 无效
    用于包含2层重新分配的SIP的半导体芯片

    公开(公告)号：KR1020070038378A

    公开(公告)日：2007-04-10

    申请号：KR1020050093625

    申请日：2005-10-05

    Applicant: 삼성전자주식회사

    Inventor： 권흥규 ,  김세년 ,  김태훈 ,  하정오 ,  변학균

    IPC: H01L23/12 ,  H01L21/60

    CPC classification number: H01L23/522 ,  H01L24/26 ,  H01L25/073

    Abstract: 본 발명은 2층의 재배선층이 형성된 에스아이피(SIP; System In Package)용 반도체 칩에 관한 것으로, 2층의 재배선층을 팹(fab) 공정으로 형성할 경우 선폭 및 두께에 제약이 따르기 때문에 아날로그(analog) 및 고속 인터페이스(high speed interface)로 사용되는 특성 재배선층은 저항 증가에 따른 전기적 특성이 떨어질 수 있다. 2층의 재배선층을 웨이퍼 레벨(wafer level) 공정으로 형성할 경우, 재배선층을 둘러싸는 두꺼운 절연층으로 인하여 웨이퍼 또는 칩 단위에서 휨(warpage)이 심하게 발생되어 SIP 제조 공정 상에 문제가 발생될 수 있다.
    본 발명은 상기한 문제점을 해결하기 위해서, 팹 공정을 이용하여 반도체 기판의 활성면에 형성된 비특성 재배선층과, 웨이퍼 레벨 공정을 이용하여 비특성 재배선층 상부에 형성된 특성 재배선층을 포함하는 2층의 재배선층이 형성된 SIP용 반도체 칩을 제공한다. 본 발명에 따르면, 특성 재배선층은 웨이퍼 레벨 공정으로 필요한 두께와 폭으로 형성함으로써, 특성 재배선층의 전기적 특성을 확보할 수 있다. 그리고 비특성 재배선층은 팹 공정을 이용하여 반도체 기판의 활성면에 형성하고, 특성 재배선층은 웨이퍼 레벨 공정을 이용하여 비특성 재배선층 위에 형성함으로써, 웨이퍼 레벨 공정으로 형성되는 재배선층이 단층이기 때문에, 웨이퍼 또는 칩 단위에서 휨이 발생되는 것을 억제할 수 있다.
    재배선(redistribution), 팹(fab), 웨이퍼 레벨(wafer level), 시스템 인 패키지(System In Package), 적층(stack)

    ＭＵＦ용 ＰＣＢ 및 그 ＰＣＢ 몰딩 구조
    18.
    发明公开
    ＭＵＦ용 ＰＣＢ 및 그 ＰＣＢ 몰딩 구조 无效
    PCB（印刷电路板）用于MUF（模制底座）和同一PCB的模制结构

    公开(公告)号：KR1020130071792A

    公开(公告)日：2013-07-01

    申请号：KR1020110139216

    申请日：2011-12-21

    Applicant: 삼성전자주식회사

    Inventor： 변학균 ,  김태훈 ,  박지현 ,  전병철 ,  천승진

    IPC: H01L23/28 ,  H01L23/02

    CPC classification number: H01L23/18 ,  H01L21/561 ,  H01L21/565 ,  H01L23/3121 ,  H01L25/0652 ,  H01L25/0655 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2924/01327 ,  H01L2924/18161 ,  H05K3/284 ,  H05K2203/1316 ,  H05K2203/1327 ,  H01L2924/00

    Abstract: PURPOSE: A PCB for molded underfill (MUF) and a PCB molding structure thereof are provided to prevent the leakage of sealing materials by not forming a guide ring around a bent part on the PCB. CONSTITUTION: A molding area (Marea) includes an active area (Aarea) in which semiconductor chips is mounted. The active area is arranged to slant toward a y direction in the molding area. Multiple chip mounting parts (ch) with the mounted semiconductor chips are arranged in the active area. A peripheral area (Parea) is arranged around the molding area. A guide hole (GH) is formed at four corners of the peripheral area.

    Abstract translation: 目的：提供用于模制底部填料（MUF）的PCB及其PCB模制结构，以通过在PCB上的弯曲部分周围不形成导向环来防止密封材料的泄漏。 构成：成型区域（Marea）包括安装半导体芯片的有源区域（Aarea）。 活动区域在成型区域中朝向y方向倾斜。 多个安装有半导体芯片的芯片安装部件（ch）布置在有源区域中。 外围区域（Parea）围绕成型区域布置。 引导孔（GH）形成在周边区域的四个角处。

    반도체 다이 픽업 장치와 이를 이용한 반도체 다이 픽업방법
    19.
    发明授权
    반도체 다이 픽업 장치와 이를 이용한 반도체 다이 픽업방법 失效
    半导体摄像机和半导体摄像机

    公开(公告)号：KR100834837B1

    公开(公告)日：2008-06-03

    申请号：KR1020060137510

    申请日：2006-12-29

    Applicant: 삼성전자주식회사

    Inventor： 변학균 ,  송현정 ,  심종보

    IPC: H01L21/68 ,  H01L21/50

    CPC classification number: H01L21/67132 ,  H01L21/6831 ,  H01L24/27 ,  H01L24/29 ,  H01L24/75 ,  H01L24/83 ,  H01L2224/75735 ,  H01L2224/83191 ,  H01L2924/14 ,  H01L2924/00

    Abstract: A semiconductor die pickup apparatus and a semiconductor die pickup method thereof are provided to separate effectively a semiconductor die from a base film of a wafer attaching tape without causing deformation or cracks in a semiconductor die. A wafer attaching tape(306) is attached on a rear surface of a wafer(308) in order to fix a sawed semiconductor die. The wafer attaching tape includes a magnetic attaching film(304) having magnetic force. A collet unit(316) has an electromagnet structure in order to generate attraction between the wafer attaching tape and the magnetic attaching film while electric power is applied thereof. A transfer head unit(314) transfers the sawed semiconductor die by using driving force of a driving unit. The sawed semiconductor die is picked up by the collet part.

    Abstract translation: 提供了一种半导体芯片拾取装置及其半导体芯片拾取方法，用于将半导体管芯与晶片安装带的基膜有效分开，而不会导致半导体管芯中的变形或裂纹。 将晶片安装带（306）安装在晶片（308）的后表面上，以固定锯切的半导体管芯。 晶片安装带包括具有磁力的磁性附着膜（304）。 夹套单元（316）具有电磁体结构，以便在施加电力的同时在晶片安装带和磁性附着膜之间产生吸引力。 传送头单元（314）通过使用驱动单元的驱动力传送锯切的半导体管芯。 被锯的半导体芯片由夹头部分拾取。

    다이싱 방법
    20.
    发明授权
    다이싱 방법 失效
    方法

    公开(公告)号：KR100825798B1

    公开(公告)日：2008-04-28

    申请号：KR1020060138769

    申请日：2006-12-29

    Applicant: 삼성전자주식회사

    Inventor： 송현정 ,  변학균 ,  나민옥 ,  심종보

    IPC: H01L21/301

    CPC classification number: H01L21/6836 ,  B23K26/042 ,  B23K26/18 ,  B23K26/40 ,  B23K2203/50 ,  H01L21/02035 ,  H01L21/78 ,  H01L2221/68327

    Abstract: A dicing method is provided to enhance a yield by reducing damage of a semiconductor chip and suppressing defects such as a pickup error. A plurality of semiconductor device regions(103) are formed on an upper surface of a substrate(101). The semiconductor device regions are separated from each other by using a scribe lane(105). A lower surface of a wafer(110) is attached to a firs tape. The first tape includes a base film, a first adhesion layer formed on the base film, and a second adhesion layer formed on the first adhesion layer. The second adhesion layer is attached on a lower surface of the wafer. A dicing process is performed by irradiating laser beam onto the lower surface of the substrate along the scribe lane.

    Abstract translation: 提供了一种切割方法，以通过减少半导体芯片的损坏并抑制诸如拾取错误的缺陷来提高产量。 在衬底（101）的上表面上形成多个半导体器件区域（103）。 半导体器件区域通过使用划线（105）彼此分离。 晶片（110）的下表面附接到第一条带。 第一带包括基膜，形成在基膜上的第一粘合层和形成在第一粘合层上的第二粘合层。 第二粘附层附着在晶片的下表面上。 通过沿着划线将激光束照射到基板的下表面上进行切割处理。

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