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公开(公告)号：KR1020020065705A
公开(公告)日：2002-08-14
申请号：KR1020010005868
申请日：2001-02-07
Applicant: 삼성전자주식회사
IPC: H01L23/28
CPC classification number: H01L23/4985 , H01L2224/05573 , H01L2224/16 , H01L2924/00014 , H01L2924/01079 , H05K3/4007 , Y10T29/49147 , Y10T29/49155 , H01L2224/05599
Abstract: PURPOSE: A tape interconnection substrate is provided to eliminate a problem caused by an exposed lead, by using a bump formed on a base film while maintaining an inherent advantage of the tape interconnection substrate and a semiconductor chip package using the tape interconnection substrate so that an electrical connection with a semiconductor chip is enabled. CONSTITUTION: A base film(11) of an insulating material has the first surface on which an adhesive layer is formed and the second surface opposite to the first surface. An interconnection pattern(15) is formed on the first surface of the base film. A passivation layer is formed on the first surface to cover the interconnection pattern. A bump(19) is formed on the second surface, penetrating the base film and the adhesive layer and adhered to the interconnection pattern. The bump has a predetermined height from the second surface.
Abstract translation: 目的：通过使用形成在基膜上的凸块同时保持带互连基板的固有优点和使用带互连基板的半导体芯片封装来提供带状互连基板以消除由暴露的引线引起的问题，从而使 能够与半导体芯片电连接。 构成：绝缘材料的基膜（11）具有形成有粘合剂层的第一表面和与第一表面相对的第二表面。 在基膜的第一表面上形成互连图案（15）。 钝化层形成在第一表面上以覆盖互连图案。 在第二表面上形成凸起（19），穿透基底膜和粘合剂层并粘合到互连图案上。 凸块具有从第二表面预定的高度。
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公开(公告)号：KR1019990080621A
公开(公告)日：1999-11-15
申请号：KR1019980014007
申请日：1998-04-20
Applicant: 삼성전자주식회사
IPC: H01L23/50
Abstract: 본 발명은 마이크로 비지에이 패키지(μBGA package) 및 그 제조방법에 관한 것으로, 더욱 구체적으로는 빔 리드가 형성된 폴리이미드 테이프와 반도체 칩의 활성면 사이에 접착제로 사용되는 탄성중합체의 경화공정시간을 줄이고, 탄성중합체의 각 계면에서 발생하는 불융합 현상 등을 방지할 수 있는 마이크로 비지에이 패키지 및 그 제조방법에 관한 것이며, 이를 위하여 본 발명은 접착과 함께 경화되는 특성을 지닌 열가소성 접착제(Thermoplastic adhesive)를 이용하여 반도체 칩을 폴리이미드 테이프에 접착시킨 마이크로 비지에이 패키지의 구조를 개시하고, 그에 따라 열가소성 접착제를 경화시키기 위한 별도의 경화공정이 필요 없는 마이크로 비지에이 패키지의 제조방법을 개시하며, 이러한 구조와 방법을 통하여 마이크로 비지에이 패키지의 제조공기� �� 단축하여 양산화에 도움을 줄 수 있으며, 열가소성 접착제가 이루는 각 계면에서 발생하는 불융합 현상 등을 방지하여 제품의 수율을 향상할 수 있다.
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公开(公告)号：KR101767108B1
公开(公告)日：2017-08-11
申请号：KR1020100128414
申请日：2010-12-15
Applicant: 삼성전자주식회사
IPC: H01L23/48 , H01L21/48 , H01L23/498
CPC classification number: H01L25/50 , H01L21/4853 , H01L21/486 , H01L21/561 , H01L21/565 , H01L21/76879 , H01L23/3128 , H01L23/36 , H01L23/481 , H01L23/49816 , H01L23/49822 , H01L23/49833 , H01L23/49838 , H01L24/03 , H01L24/09 , H01L24/48 , H01L24/73 , H01L25/0657 , H01L2224/13025 , H01L2224/16225 , H01L2224/16237 , H01L2224/16238 , H01L2224/32145 , H01L2224/48091 , H01L2224/48225 , H01L2224/48227 , H01L2224/73253 , H01L2224/73265 , H01L2225/0651 , H01L2225/06517 , H01L2225/06558 , H01L2225/06586 , H01L2924/00014 , H01L2924/12042 , H01L2924/12044 , H01L2924/15174 , H01L2924/15311 , H01L2924/181 , H01L2924/18161 , H05K3/4614 , H05K3/4626 , H01L2924/00012 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 본발명은하이브리드기판, 이를구비하는반도체패키지및 그제조방법에관한것으로, 반도체칩이실장되는상면과그 반대면인하면을가지며서로다른피치들을갖는도전패턴을포함하는절연막, 상기절연막의하면에결합되며상기도전패턴과접속되는회로패턴을포함하는유기막을갖는하이브리드기판을포함한다. 상기도전패턴은상기절연막의상면에배치된제1 피치를갖는제1 금속패턴과; 그리고상기제1 금속패턴으로부터연장되어상기절연막을관통하여상기회로패턴과접속하는상기제1 피치보다큰 제2 피치를갖는제2 도전패턴을포함한다.
Abstract translation: 本发明是一种混合型衬底，所述的半导体封装和具有该制造方法，其耦合到包含具有顶表面和导电图形的绝缘膜时的半导体芯片yisiljang的相对侧具有不同的节距，按照与绝缘膜 并且具有包括连接到导电图案的电路图案的有机膜的混合基板。 导电图案包括设置在绝缘膜的上表面上的具有第一间距的第一金属图案; 以及第二导电图案，从第一金属图案延伸并且具有大于第一间距的第二间距，第二导电图案延伸穿过绝缘膜并连接到电路图案。
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公开(公告)号：KR101680115B1
公开(公告)日：2016-11-29
申请号：KR1020100017747
申请日：2010-02-26
Applicant: 삼성전자주식회사
IPC: H01L23/00 , H01L23/498
CPC classification number: H01L24/50 , H01L23/4985 , H01L24/06 , H01L2224/0401 , H01L2224/0405 , H01L2224/05553 , H01L2224/06155 , H01L2224/14155 , H01L2224/16225 , H01L2224/16227 , H01L2224/73204 , H01L2924/01005 , H01L2924/01006 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/0105 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/14
Abstract: 라우팅공간이확보된탭 패키지용반도체칩이제공된다. 탭패키지용반도체칩은센터영역과엣지영역을포함하는접속면, 접속면의엣지영역에배치되어입력신호를제공받는다수의입력패드, 접속면의엣지영역에배치되어제1 출력신호를제공하는다수의제1 출력패드, 및접속면의센터영역에배치되어제2 출력신호를제공하는다수의제2 출력패드를포함한다.
Abstract translation: 公开了一种用于带式自动接合（TAB）封装的半导体芯片。 半导体芯片包括连接表面，其包括连接到芯片的内部电路的一组输入焊盘，并且用于将外部信号传送到内部电路，该组输入焊盘包括芯片上的所有输入焊盘。 连接表面包括连接到芯片的内部电路的一组输出焊盘，并将内部芯片信号传送到芯片外部，该组输出焊盘包括芯片上的所有输出焊盘。
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公开(公告)号：KR1020100045076A
公开(公告)日：2010-05-03
申请号：KR1020080104112
申请日：2008-10-23
Applicant: 삼성전자주식회사
CPC classification number: H01L23/50 , H01L23/49838 , H01L2224/05571 , H01L2224/05573 , H01L2224/16225 , H01L2224/16227 , H01L2224/32225 , H01L2224/73204 , H01L2924/00014 , H01L23/48 , H01L23/12 , H01L2924/00 , H01L2224/05599
Abstract: 본발명은반도체패키지를제공한다. 이패키지는제 1 도전리드및 제 1 도전리드에비해길이가연장된제 2 도전리드를포함하는배선기판및 신호를제공받는제 1 셀영역, 신호와동일한신호를제공받는제 2 셀영역, 제 1 셀영역과전기적으로연결하는제 1 도전패드, 제 2 셀영역과전기적으로연결하는제 2 도전패드를포함하되, 배선기판상에실장되고제 2 도전리드상에제 1 및제 2 도전패드들을배치하는반도체칩을포함한다.
Abstract translation: 目的：提供半导体封装，通过高度集成和提高信号传输速度，减少信号传输速度和特性异常的延迟，如电压降。 构成：布线基板（100）包括基底层（110），基底膜上的引线图案（120,120A）和覆盖引线图案的保护绝缘膜（130）。 半导体芯片（200）位于布线板上。 布线板包括布置在半导体芯片的侧面（204）中的辅助绝缘层（140）。 引线图案在基膜上分离。 保护绝缘膜具有露出引线图案的开口。
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Patent Agency Ranking
公开(公告)号：KR100639700B1
公开(公告)日：2006-10-31
申请号：KR1020000006764
申请日：2000-02-14
Applicant: 삼성전자주식회사
Inventor： 손대우
IPC: H01L23/28
CPC classification number: H01L2224/48091 , H01L2224/48465 , H01L2224/73265 , H01L2924/00014 , H01L2924/00
Abstract: PURPOSE: A chip scale stack chip package is provided to reduce a size of a semiconductor package by forming a plurality of semiconductor chip with one package. CONSTITUTION: An inner lead(21) has a down-set portion. The first semiconductor chip(11) has an active face formed with a plurality of bonding pad and an inactive face opposite to the active face. The inactive portion of the first semiconductor chip(11) is adhered to the down-set portion of the inner lead(21). The second semiconductor chip(13) has an active face formed with a plurality of bonding pad and an inactive face opposite to the active face. The inactive portion of the second semiconductor chip(13) is adhered to the down-set portion opposite to the down-set portion adhered to the first semiconductor chip(11). A bonding wire(41) connects electrically a bonding pad(12) of the first semiconductor chip(11) with the corresponding inner lead(21). A tap tape(50) is adhered to the active face of the second semiconductor chip(13) by an elastic polymer(55). The tap tape(50) has a beam lead(53) connected with a bonding pad(14) of the second semiconductor chip(13). The tap tape(50) is encapsulated by a package body(61). A lower connection terminal is adhered on an exposed face of the tap tape(50) to be connected with the beam lead(53). An outer lead(23) and the inner lead(21) are formed with one body.
Abstract translation: 目的：提供一种芯片级堆叠芯片封装，通过用一个封装形成多个半导体芯片来减小半导体封装的尺寸。 组成：内引线（21）有一个下置部分。 第一半导体芯片（11）具有形成有多个接合焊盘的有源面和与有源面相对的无源面。 第一半导体芯片（11）的不活动部分粘附到内引线（21）的下沉部分。 第二半导体芯片（13）具有形成有多个接合焊盘的有源面和与有源面相对的无源面。 第二半导体芯片（13）的不活动部分粘附到与粘附到第一半导体芯片（11）的下置部分相对的下置部分。 接合线（41）将第一半导体芯片（11）的接合焊盘（12）与相应的内引线（21）电连接。 通过弹性聚合物（55）将分接带（50）粘附到第二半导体芯片（13）的有源面上。 分接带（50）具有与第二半导体芯片（13）的键合焊盘（14）连接的梁引线（53）。 轻敲带（50）由封装体（61）封装。 下连接端子粘附在轻敲带（50）的暴露面上以与梁式引线（53）连接。 外引线（23）和内引线（21）形成为一体。
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公开(公告)号：KR100462604B1
公开(公告)日：2004-12-20
申请号：KR1020020027867
申请日：2002-05-20
Applicant: 삼성전자주식회사
IPC: B41J2/16
CPC classification number: H05K3/361 , B41J2/14072 , H05K1/147 , H05K3/328 , H05K2201/0367 , H05K2201/0397 , H05K2203/0195
Abstract: An ink jet print head, a method of bonding a flexible printed circuit (FPC) (60) cable for an ink jet print head, and an apparatus adopting the method are provided. In this bonding method, the bonding portion of an FPC conductor (61) is heated being pressed down on a corresponding pad (20) formed on a substrate (10) for an ink jet print head. Then, at least two pads (20) are bonded at a time. In this bonding method, an electrical defect due to pad peel-off phenomenon, which is created by an conventional tape automated bonding (TAB) method in which the conductors of an FPC cable are bonded to the pads on a substrate in a manner where one conductor is bonded to a pad at a time, is removed to increase the reliability of bonding. In addition, the bonding of a plurality of pads (20) at a time leads to a reduction in the time required for bonding.
Abstract translation: 提供了一种喷墨打印头，一种用于喷墨打印头的柔性印刷电路（FPC）（60）电缆的接合方法以及采用该方法的设备。 在该接合方法中，将FPC导体61的接合部分加热，并将其压到形成在用于喷墨打印头的基板10上的相应焊盘20上。 然后，每次粘合至少两个垫（20）。 在该接合方法中，由传统的带式自动接合（TAB）方法产生的由于焊盘剥离现象引起的电缺陷，其中FPC电缆的导体以一种方式接合到基板上的焊盘 导体一次结合到焊盘上，被去除以增加结合的可靠性。 另外，一次结合多个焊盘（20）导致键合所需的时间减少。 ＆lt;图像＆GT;
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公开(公告)号：KR1019990053079A
公开(公告)日：1999-07-15
申请号：KR1019970072651
申请日：1997-12-23
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: 본 발명은 웨이퍼 및 웨이퍼의 절삭 방법에 관한 것으로, 웨이퍼 정렬을 위한 표준화된 기준 패턴을 형성하여 웨이퍼 정렬 불량에 따른 웨이퍼 절삭 공정을 진행하지 못하는 불량을 억제할 수 있는 인식 마크가 형성된 반도체 웨이퍼 및 그 인식 마크를 이용한 웨이퍼의 절삭 방법을 제공하는 데 있다. 특히 본 발명에 따른 반도체 웨이퍼는 복수의 반도체 소자를 구분하는 수직 스크라이브 라인과 수평 스크라이브 라인이 교차하는 지점에 카메라가 명확하게 인식할 수 있도록 명암이 명확하게 구분되며, 복수의 직선적인 패턴이 존재하며, 적어도 하나 이상의 직선적인 패턴이 교차하는 지점을 갖는 인식 마크가 형성된 것을 특징으로 한다. 그리고, 인식 마크는 반도체 소자에서 이격된 스크라이브 라인의 교차하는 지점에 형성되기 때문에 반도체 소자에 형성된 패턴과의 오인식을 줄일 수 있으며, 인식 마크는 카메라가 인식하기 좋은 패턴 형상을 갖기 때문에 웨이퍼 정렬의 신뢰성을 확보할 수 있다.
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公开(公告)号：KR1020100004790A
公开(公告)日：2010-01-13
申请号：KR1020080065140
申请日：2008-07-04
Applicant: 삼성전자주식회사
CPC classification number: H01L23/544 , H01L23/498 , H01L24/81 , H01L2223/5442 , H01L2223/54426 , H01L2223/54473 , H01L2223/5448 , H01L2224/81121 , H01L2224/81801 , H01L2924/01006 , H01L2924/01013 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/01082
Abstract: PURPOSE: A semiconductor package is provided to perform a routing wiring efficiently by using a chip align mark instead of a dummy bump. CONSTITUTION: A semiconductor package comprises a substrate(210) and a semiconductor chip(110) which is arranged on the substrate. The chip align mark(150) is formed on the one-side of the semiconductor chip. A wiring pattern is formed on the one-side of the substrate. The chip align mark is bonded with the wiring pattern. The bump(120a) and the routing wiring are formed on the one-side of the semiconductor chip. The routing wiring is electrically connected to the bump. The routing wiring is extended to the center of the semiconductor chip. The chip align mark is not arranged between the center of the semiconductor chip and the bump. The chip align mark is arranged on an outer corner of the semiconductor chip.
Abstract translation: 目的：提供半导体封装以通过使用芯片对准标记而不是虚设凸起来有效地执行布线布线。 构成：半导体封装包括衬底（210）和布置在衬底上的半导体芯片（110）。 芯片对准标记（150）形成在半导体芯片的一侧。 在基板的一侧上形成布线图案。 芯片对准标记与布线图案结合。 凸块（120a）和布线布线形成在半导体芯片的一侧。 路由布线电连接到凸块。 布线布线延伸到半导体芯片的中心。 芯片对准标记不配置在半导体芯片的中心和凸点之间。 芯片对准标记布置在半导体芯片的外角上。
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公开(公告)号：KR100483460B1
公开(公告)日：2005-07-07
申请号：KR1019980020841
申请日：1998-06-05
Applicant: 삼성전자주식회사
IPC: H01L23/48
Abstract: 본 발명은 빔리드가 형성된 테이프를 이용한 에프비지에이 패키지(FBGA package)에 관한 것으로, 더욱 구체적으로는 개구부를 통해 노출되는 빔리드를 봉지하는 봉지재가 원활하게 주입될 수 있는 에프비지에이 패키지에 관한 것이며, 이를 위하여 반도체 칩과 테이프 사이에 개재되는 탄성중합체를 본딩패드에 면한 쪽에서 소정의 각도를 이루도록 형태를 변경한 구조를 개시하고 이와 함께 탄성중합체의 소정의 각도를 이루는 면에서 일부를 반도체 칩의 활성면에 수직으로 형성하는 등의 형태를 변경한 구조를 개시하며, 이러한 구조를 통하여 탄성중합체의 사이로 또는 탄성중합체의 일면을 따라 주입되는 액상의 봉지재가 종래에 비하여 짧은 시간 내에 스며들어 경화될 수 있도록 하고, 그 과정에서 봉지재 내에 기포가 발생되지 않도록 함으로써 에� �비지에이 패키지의 제조공정의 수율을 향상할 수 있다.
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