公开(公告)号：KR100439038B1

公开(公告)日：2004-07-03

申请号：KR1020020050246

申请日：2002-08-23

Applicant: 삼성전자주식회사

Inventor： 정문모 ,  이창헌 ,  요시다마코토

IPC: H01L21/3205

CPC classification number: H01L27/10855 ,  H01L27/10814 ,  H01L27/10885

Abstract: Semiconductor device comprises an insulating film formed on a semiconductor substrate having a bit line contact and a bit line pattern, a bit line surrounded by the insulating film, and a bit line covering layer protruding from the insulating film. The protruding section of the bit line covering layer is wider than the width of the bit line. An Independent claim is also included for a process for the production of the semiconductor device.

Abstract translation: 半导体器件包括形成在具有位线接触和位线图案的半导体衬底上的绝缘膜，由绝缘膜围绕的位线以及从绝缘膜突出的位线覆盖层。 位线覆盖层的突出部分比位线的宽度宽。 独立权利要求也包括在用于生产半导体器件的工艺中。

公开(公告)号：KR1020040017983A

公开(公告)日：2004-03-02

申请号：KR1020020050246

申请日：2002-08-23

Applicant: 삼성전자주식회사

Inventor： 정문모 ,  이창헌 ,  요시다마코토

IPC: H01L21/3205

CPC classification number: H01L27/10855 ,  H01L27/10814 ,  H01L27/10885

Abstract: PURPOSE: A bit line of a semiconductor device having a stud type capping layer and a forming method thereof are provided to be capable of improving process margin in forming a storage node contact. CONSTITUTION: A semiconductor device is provided with a semiconductor substrate, an insulating layer(340) having a bit line contact and a groove type bit line pattern, and a bit line(362) partially formed at the inner portion of the bit line contact and bit line pattern. At this time, the bit line is enclosed with the insulating layer. The semiconductor device further includes a bit line capping layer(369) formed at the upper portion of the bit line for being protruded from the insulating layer. Preferably, the protruding portion is larger than the width of the bit line.

Abstract translation: 目的：提供具有螺柱型封盖层的半导体器件的位线及其形成方法，以能够改善形成存储节点接触的工艺余量。 构成：半导体器件设置有半导体衬底，具有位线接触和凹槽型位线图案的绝缘层（340）和部分地形成在位线接触件的内部的位线（362），以及 位线图案。 此时，位线被绝缘层包围。 半导体器件还包括形成在位线的上部的位线覆盖层（369），用于从绝缘层突出。 优选地，突出部分大于位线的宽度。

公开(公告)号：KR101576957B1

公开(公告)日：2015-12-14

申请号：KR1020090100765

申请日：2009-10-22

Applicant: 삼성전자주식회사

Inventor： 윤재만 ,  홍형선 ,  전광열 ,  요시다마코토 ,  황덕성 ,  이철

IPC: H01L21/8242 ,  H01L27/115 ,  H01L21/336

CPC classification number: H01L27/10897 ,  H01L27/105 ,  H01L27/10823 ,  H01L27/10876 ,  H01L27/10894 ,  H01L29/0657 ,  H01L29/42356 ,  H01L29/66666 ,  H01L29/7827

Abstract: 수직형반도체소자, 메모리소자, 및그 제조방법이제공된다. 수직형반도체소자는기판을포함한다. 반도체필라는상기기판상에서수직방향으로신장되고, 하부불순물영역, 상기하부불순물영역상의수직채널영역및 상기수직채널영역상의상부불순물영역을포함한다. 비트라인은상기하부불순물영역과접촉하도록상기하부불순물영역의제 1 측벽상에배치된다. 워드라인은상기수직채널영역의제 2 측벽상에서, 상기비트라인과수직하게신장되고, 상기제 2 메사부분상에이격배치된다. 게이트절연층은상기수직채널영역및 상기워드라인사이에제공된다. 또한, 상기하부불순물영역은상기비트라인위에제 2 메사부분을포함한다.

公开(公告)号：KR101534683B1

公开(公告)日：2015-07-24

申请号：KR1020090029012

申请日：2009-04-03

Applicant: 삼성전자주식회사

Inventor： 요시다마코토 ,  홍형선 ,  염계희

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/3205

CPC classification number: H01L27/10885 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/10823 ,  H01L27/10876 ,  H01L27/10894 ,  H01L27/10897

Abstract: 반도체장치및 그의형성방법을제공할수 있다. 이를위해서, 반도체기판상에셀 비트라인패턴및 주변게이트패턴을형성할수 있다. 상기셀 비트라인패턴은반도체기판의셀 활성영역주변의비활성영역상에배치될수 있다. 상기주변게이트패턴은반도체기판의주변활성영역상에배치될수 있다. 상기셀 비트라인패턴및 셀활성영역사이에셀 콘택플러그를형성할수 있다. 상기주변게이트패턴의측부에위치하도록주변활성영역상에주변콘택플러그가배치될수 있다. 상기셀 비트라인패턴, 주변게이트패턴, 셀및 주변콘택플러그들의상면들을실질적으로동일레벨에서노출시키는절연막이배치될수 있다.

公开(公告)号：KR101406225B1

公开(公告)日：2014-06-13

申请号：KR1020080033874

申请日：2008-04-11

Applicant: 삼성전자주식회사

Inventor： 김용일 ,  요시다마코토

IPC: H01L21/28

CPC classification number: H01L27/10855 ,  H01L27/10888

Abstract: 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상의 메모리 셀 영역에 게이트 라인들을 형성하고 상기 게이트 라인들을 절연하는 층간 절연막을 형성하는 것을 포함한다. 상기 층간 절연막을 관통하여 상기 게이트 라인들 사이에서 상기 게이트 라인들의 양측면들과 인접하게 제1 콘택 플러그 및 제2 콘택 플러그를 형성한다. 상기 제1 콘택 플러그 및 층간 절연막 상에 상기 제1 콘택 플러그의 일부와 중첩되는 랜딩 패드를 형성한다. 상기 제2 콘택 플러그를 식각하여 상기 제1 층간 절연막의 표면보다 낮게 리세스된 리세스 부분을 갖는 리세스 콘택 플러그를 형성한다. 상기 리세스 부분으로 인해 상기 랜딩 패드와 리세스 콘택 플러그간의 단면상의 이격 거리를 길게 한다.

Abstract translation: 根据本发明的制造半导体器件的方法包括在半导体衬底上的存储器单元区域中形成栅极线并且形成绝缘栅极线的层间绝缘膜。 并且第一接触插塞和第二接触插塞通过层间绝缘膜并且在栅极线的两侧附近形成在栅极线之间。 接合焊盘形成在第一接触插塞和层间绝缘膜上以与第一接触插塞的一部分重叠。 蚀刻第二接触插塞以形成具有比第一层间绝缘膜的表面凹陷的凹陷部分的凹陷接触插塞。 并且接地焊盘和凹陷接触插塞之间的距离通过凹陷部分增加。

公开(公告)号：KR1020140040192A

公开(公告)日：2014-04-02

申请号：KR1020140024661

申请日：2014-02-28

Applicant: 삼성전자주식회사

Inventor： 김용일 ,  요시다마코토

IPC: H01L21/28

CPC classification number: H01L21/823475 ,  H01L21/32139 ,  H01L27/10855 ,  H01L27/10888

Abstract: In a method for fabricating a semiconductor device according to the present invention, gate lines are formed in a memory cell area on a semiconductor substrate, and an interlayer insulating film for insulating the gate lines are formed. A first contact plug and a second contact plug are formed, wherein the contact plugs penetrates through the interlayer insulating film, and are located near the both sides of the gate lines between the gate lines. A landing pad which overlaps with part of the first contact plug on the first contact plug and the interlayer insulating film is formed. By etching the second contact plug, a recess contact plug having a recess part which is recessed to be lower than the surface of a first interlayer insulating film is formed. A cross-sectional distance between the landing pad and the recess contact plug is longer due to the recess part. The recess contact plug is formed by forming a mask layer for forming a recess contact plug exposing the second contact plug on the first contact plug and the interlayer insulating film, and forming a recess part by etching the second contact plug using the mask layer for forming a recess contact plug as an etching mask. The landing pad is formed by forming a buried insulating film filling the recess part, forming a conductive film for a landing pad on the first contact plug, the buried insulating film, and the interlayer insulating film, forming a mask layer for forming a landing pad on the conductive film, and etching the conductive film for landing pad using the mask layer for forming a landing pad as an etching mask to overlap with part of the first contact plug.

Abstract translation: 在根据本发明的半导体器件的制造方法中，在半导体衬底上的存储单元区域中形成栅极线，并且形成用于绝缘栅极线的层间绝缘膜。 形成第一接触插塞和第二接触插塞，其中接触插塞穿过层间绝缘膜，并且位于栅极线之间的栅极线的两侧附近。 形成了与第一接触插塞和层间绝缘膜上的第一接触插塞的一部分重叠的着陆垫。 通过蚀刻第二接触插塞，形成凹陷接触插塞，其具有凹陷以比第一层间绝缘膜的表面低的凹部。 由于凹陷部分，着陆垫和凹陷接触塞之间的横截面距离较长。 通过形成用于形成露出第一接触插塞和层间绝缘膜上的第二接触插塞的凹陷接触插塞的掩模层形成凹陷接触插塞，并且通过使用形成掩模层的第二接触插塞蚀刻形成凹部 作为蚀刻掩模的凹部接触塞。 通过形成填充凹部的埋入绝缘膜，在第一接触插塞，埋入绝缘膜和层间绝缘膜上形成用于着陆焊盘的导电膜形成着陆焊盘，形成用于形成焊盘的掩模层 并且使用用于形成着色焊盘的掩模层作为蚀刻掩模蚀刻用于着陆焊盘的导电膜，以与第一接触插塞的一部分重叠。

公开(公告)号：KR100739656B1

公开(公告)日：2007-07-13

申请号：KR1020060051408

申请日：2006-06-08

Applicant: 삼성전자주식회사

Inventor： 장세명 ,  요시다마코토 ,  강재록 ,  이철 ,  김근남 ,  성현주 ,  김희중 ,  정경호

IPC: H01L21/336 ,  H01L29/78

公开(公告)号：KR100618861B1

公开(公告)日：2006-08-31

申请号：KR1020040072109

申请日：2004-09-09

Applicant: 삼성전자주식회사

Inventor： 장세명 ,  오용철 ,  요시다마코토

IPC: H01L21/336

CPC classification number: H01L29/4236 ,  H01L29/66537 ,  H01L29/66553 ,  H01L29/66621 ,  H01L29/7834

Abstract: 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법이 개시된다. 본 발명에 따른 반도체 소자는 반도체 기판에 형성된 소오스 및 드레인, 소오스 및 드레인 사이의 반도체 기판에 형성된 리세스 트렌치 하의 반도체 기판 영역으로서 리세스 트렌치 하부를 둘러싸는 형태의 로컬 채널 불순물 도핑 영역, 및 리세스 트렌치를 매립하여 형성된 게이트를 구비하는 로컬 리세스 채널 트랜지스터를 포함한다.

公开(公告)号：KR100555518B1

公开(公告)日：2006-03-03

申请号：KR1020030064153

申请日：2003-09-16

Applicant: 삼성전자주식회사

Inventor： 윤재만 ,  박동건 ,  진교영 ,  요시다마코토 ,  박태서

IPC: H01L27/092

CPC classification number: H01L29/7851 ,  H01L21/823437 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66795

Abstract: 이중 게이트 전계 효과 트랜지스터 및 그것의 제조방법에 대하여 개시한다. 본 발명에 의한 이중 게이트 전계 효과 트랜지스터의 제조방법에 의하면, 실리콘 기판을 식각하여 핀을 임의의 개수만큼 형성한 다음, 이 부분을 실리콘질화물과 같은 절연물질로 마스크한 다음, 이 마스크를 이용하여 소자 격리를 위한 트렌치 형성 및 STI 형성 공정을 진행한다. 그리고, 계속해서 하드 마스크막을 제거하고, 핀이 양측면에 게이트 산화막을 형성한 다음, 게이트 라인 형성 공정을 진행한다. 그리고, 본 발명에 의하면, 핀이 돌출되어 있지 않은 실리콘 기판 상에는 실리콘 산화막을 두껍게 형성함으로써, 게이트에 문턱 전압 이상의 전압을 인가하더라도 실리콘 산화막의 하부에는 채널이 형성되지 않도록 한다.
반도체, 트랜지스터, 이중 게이트, 단채널 효과

公开(公告)号：KR1020040017982A

公开(公告)日：2004-03-02

申请号：KR1020020050244

申请日：2002-08-23

Applicant: 삼성전자주식회사

Inventor： 정문모 ,  요시다마코토

IPC: H01L21/3205

Abstract: PURPOSE: A semiconductor device having a bit line by a damascene process and a manufacturing method thereof are provided to be capable of preventing the bridge phenomenon between bit lines due to tungsten residues and restraining the short phenomenon between a buried contact poly layer and the bit line. CONSTITUTION: A semiconductor device is provided with a semiconductor substrate having an active and inactive region(100,100-1), gates, a gate spacer formed at both sidewalls of each gate, pad contacts(230) formed on the first insulating layer(180), and the second and third insulating layer(240,270-1) sequentially formed at the upper portion of the resultant structure. The semiconductor device further includes bit lines(320-1), grooves having a larger width than that of the bit line, the second nitride layer(350-1) for covering the bit line, the fourth insulating layer(420) and the third nitride layer(440) sequentially formed at the upper portion of the resultant structure, and buried contact poly layers(460) formed at the predetermined upper portions of the resultant structure.

Abstract translation: 目的：提供一种通过镶嵌工艺具有位线的半导体器件及其制造方法，其能够防止由于钨残留引起的位线之间的桥接现象，并且抑制埋入接触多晶硅层与位线之间的短路现象 。 构造：半导体器件设置有具有有源和非活性区域（100,100-1）的半导体衬底，栅极，形成在每个栅极的两个侧壁处的栅极间隔件，形成在第一绝缘层（180）上的焊盘触点（230） 以及顺序地形成在所得结构的上部的第二和第三绝缘层（240,270-1）。 半导体器件还包括位线（320-1），具有比位线的宽度大的沟槽，用于覆盖位线的第二氮化物层（350-1），第四绝缘层（420）和第三绝缘层 在所得结构的上部顺序地形成氮化物层（440），以及形成在所得结构的预定上部的掩埋接触多层（460）。