公开(公告)号：KR1020050011952A

公开(公告)日：2005-01-31

申请号：KR1020030051028

申请日：2003-07-24

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  최시영 ,  이병찬 ,  손용훈 ,  정인수

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/42384 ,  H01L29/66545 ,  H01L29/66795

Abstract: PURPOSE: A method for manufacturing a fin field effect transistor is provided to minimize damages to silicon fins by forming gate lines using dummy gate lines. CONSTITUTION: A substrate(10) having silicon fins protected by a fin capping layer is provided. A device isolation layer is formed by filling a portion of trenches between the silicon fins with a dielectric material. A sacrificial layer having a predetermined height is formed by filling rest portion of the trenches. The sacrificial layer and the fin capping layer are patterned to form a sacrificial layer dummy gate line penetrating the silicon fin sidewalls, the fin capping layer, and the device isolation layer. The insulating layer(36) filling regions between the sacrificial layer dummy gate lines are formed. A groove defining a gate line(38) is formed by removing the sacrificial layer dummy gate lines. The gate line is formed by filling the groove using a conductive material.

Abstract translation: 目的：提供一种用于制造鳍状场效应晶体管的方法，以通过使用虚拟栅极线形成栅极线来最小化对硅散热片的损害。 构成：提供具有由翅片盖层保护的硅片的衬底（10）。 通过用介电材料填充硅散热片之间的沟槽的一部分来形成器件隔离层。 通过填充沟槽的其余部分形成具有预定高度的牺牲层。 图案化牺牲层和散热片覆盖层，以形成穿透硅散热片侧壁，散热片盖层和器件隔离层的牺牲层虚拟栅极线。 形成填充牺牲层虚拟栅极线之间的区域的绝缘层（36）。 通过去除牺牲层虚拟栅极线而形成限定栅极线（38）的沟槽。 通过使用导电材料填充凹槽来形成栅极线。

公开(公告)号：KR1020050005885A

公开(公告)日：2005-01-15

申请号：KR1020030045787

申请日：2003-07-07

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  최시영 ,  이병찬 ,  이덕형 ,  정인수

IPC: H01L21/336

CPC classification number: H01L29/6659 ,  H01L29/665 ,  H01L29/66636 ,  H01L29/7833

Abstract: PURPOSE: A semiconductor device having elevated source/drain regions and a method of fabricating the same are provided to prevent abnormal epitaxial growth by removing defective parts after implanting ions. CONSTITUTION: A gate pattern(18) is formed on a substrate(10). A sidewall spacer(22) is formed on a sidewall of the gate pattern. A recess region(24) is arranged in an outer wall of the sidewall spacer. An epitaxial layer(26) is formed on the recess region. An extension impurity region(20) is formed within the substrate under the sidewall spacer. A highly doped impurity region(30) having a junction depth deeper than the extension impurity region is formed on the epitaxial layer and the substrate under the epitaxial layer. The density of the highly doped impurity region is increased gradually from a bottom part to a top part of the epitaxial layer.

Abstract translation: 目的：提供具有升高的源极/漏极区域的半导体器件及其制造方法，以通过在注入离子之后去除不良部件来防止异常的外延生长。 构成：在衬底（10）上形成栅极图案（18）。 侧壁间隔件（22）形成在栅极图案的侧壁上。 凹槽区域（24）布置在侧壁间隔件的外壁中。 在凹陷区域上形成外延层（26）。 延伸杂质区（20）形成在侧壁间隔物下方的衬底内。 在外延层和外延层下的衬底上形成具有比扩展杂质区深的结深度的高掺杂杂质区（30）。 高掺杂杂质区的密度从外延层的底部逐渐增加到顶部。

公开(公告)号：KR1020040046074A

公开(公告)日：2004-06-05

申请号：KR1020020073892

申请日：2002-11-26

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  최시영 ,  이병찬 ,  유종렬 ,  정인수

IPC: H01L21/336

Abstract: PURPOSE: A method for forming an FET(Field Effect Transistor) of a semiconductor device is provided to minimize the deterioration of transistor characteristics due to a short channel effect by forming a source/drain region in an epitaxial layer. CONSTITUTION: An isolation layer(102) is formed on the first conductive type semiconductor substrate(101) for defining an active region. A dummy gate pattern is formed on the active region. An epitaxial layer(104) is formed at both sides of the dummy gate pattern on the active region. The second conductive type impurity diffusion layer(106) is formed in the epitaxial layer. A dummy gate groove(110) is formed by removing the dummy gate pattern for partially exposing the active region and the sidewalls of the epitaxial layer. A gate isolating layer(116) and a gate electrode layer are sequentially formed in the dummy gate groove. The gate electrode layer is polished until the gate isolating layer on the epitaxial layer is exposed. A gate electrode(117b) is formed by selectively patterning the gate electrode layer.

Abstract translation: 目的：提供一种用于形成半导体器件的FET（场效应晶体管）的方法，以通过在外延层中形成源极/漏极区域来最小化由于沟道效应引起的晶体管特性的劣化。 构成：在第一导电类型半导体衬底（101）上形成用于限定有源区的隔离层（102）。 在有源区域上形成伪栅极图案。 在有源区上的伪栅极图案的两侧形成外延层（104）。 第二导电型杂质扩散层（106）形成在外延层中。 通过去除用于部分曝光外延层的有源区和侧壁的伪栅极图案来形成虚拟栅极沟槽（110）。 栅极隔离层（116）和栅电极层依次形成在虚拟栅极沟槽中。 抛光栅电极层，直到露出外延层上的栅绝缘层。 通过选择性地图案化栅极电极层来形成栅电极（117b）。

公开(公告)号：KR100382741B1

公开(公告)日：2003-05-09

申请号：KR1020010048288

申请日：2001-08-10

Applicant: 삼성전자주식회사

Inventor： 한승훈 ,  이덕형 ,  김동우

IPC: H01L21/336

CPC classification number: H01L21/823481 ,  H01L21/76229 ,  H01L21/823462 ,  Y10S438/981

Abstract: An integrated circuit device, such as a merged device, is formed by forming a first gate oxide layer on a first region, such as a logic circuit region, of a substrate. A conductive layer is formed on the first gate oxide layer. A second gate oxide layer is formed on a second region, such as a cell array region, of the substrate. A first gate pattern is formed on the second gate oxide layer. The conductive layer and the first gate oxide layer are patterned to form a second gate pattern. A silicide layer is formed on the second gate pattern and in the substrate adjacent to the second gate pattern.

Abstract translation: 通过在衬底的第一区域（诸如逻辑电路区域）上形成第一栅极氧化物层来形成诸如合并器件的集成电路器件。 在第一栅极氧化物层上形成导电层。 第二栅极氧化物层形成在衬底的第二区域，例如单元阵列区域上。 第一栅极图案形成在第二栅极氧化物层上。 导电层和第一栅极氧化物层被图案化以形成第二栅极图案。 硅化物层形成在第二栅极图案上和与第二栅极图案相邻的衬底中。

公开(公告)号：KR1020030013982A

公开(公告)日：2003-02-15

申请号：KR1020010048288

申请日：2001-08-10

Applicant: 삼성전자주식회사

Inventor： 한승훈 ,  이덕형 ,  김동우

IPC: H01L21/336

CPC classification number: H01L21/823481 ,  H01L21/76229 ,  H01L21/823462 ,  Y10S438/981

Abstract: PURPOSE: A method for fabricating a semiconductor device having gate oxide layers of different thicknesses is provided to optimize a method for forming a stack gate pattern and a silicide gate pattern simultaneously by forming the second gate oxide layer after the first gate oxide layer is formed and by forming a silicide layer in a portion of a logic gate pattern. CONSTITUTION: The first gate oxide layer and the first conductive layer pattern are formed in a logic circuit region of a semiconductor substrate(100). The second gate oxide layer(110) and a stack gate are formed on the first conductive layer pattern in a cell array region and the logic circuit region of the semiconductor substrate. The stack gate is patterned to form the stack gate pattern(120) exposing the second gate oxide layer on the cell array region. The first conductive layer pattern in the logic circuit region is patterned to form a logic gate pattern(132). The silicide layer(138) is formed on the semiconductor substrate under the sidewall of the logic gate pattern and on the logic gate pattern. A silicide gate pattern(139) is formed.

Abstract translation: 目的：提供一种制造具有不同厚度的栅极氧化物层的半导体器件的方法，以通过在形成第一栅极氧化物层之后形成第二栅极氧化物层同时优化形成堆叠栅极图案和硅化物栅极图案的方法，以及 通过在逻辑门图案的一部分中形成硅化物层。 构成：第一栅极氧化物层和第一导电层图案形成在半导体衬底（100）的逻辑电路区域中。 第二栅极氧化物层（110）和堆叠栅极形成在电池阵列区域中的第一导电层图案和半导体衬底的逻辑电路区域中。 堆叠栅极被图案化以形成暴露单元阵列区域上的第二栅极氧化物层的堆叠栅极图案（120）。 将逻辑电路区域中的第一导电层图案图案化以形成逻辑门图案（132）。 硅化物层（138）在逻辑门图案的侧壁和逻辑门图案下方的半导体衬底上形成。 形成硅化物栅极图案（139）。

公开(公告)号：KR1020000020581A

公开(公告)日：2000-04-15

申请号：KR1019980039250

申请日：1998-09-22

Applicant: 삼성전자주식회사

Inventor： 이덕형

IPC: H01L27/06

Abstract: PURPOSE: A method for manufacturing semiconductor memory device is provided to remove the bridge between a DC(direct contact) and a BC(buried contact), and to increase the process margin. CONSTITUTION: A method for manufacturing semiconductor memory device comprises a step of forming plural gate electrodes(11), a step of forming a layer insulation film(13) and flattening the ILD, a step of defining respective pad area, a step of forming contact parts for connecting a capacitor and bit lines to the substrate, a step of forming respective contact pad(16), and a step of forming bit lines. The pad area is formed by etching the insulation film in prescribed depth. The contact part is formed by again etching the insulation film. The contact pad is formed by filling the contact part with conductive material.

Abstract translation: 目的：提供一种制造半导体存储器件的方法，以去除DC（直接接触）和BC（埋地接触）之间的桥梁，并增加工艺裕量。 构成：制造半导体存储器件的方法包括形成多个栅电极（11），形成层绝缘膜（13）并使其平坦化的步骤，限定各个焊盘区域的步骤，形成接触的步骤 用于将电容器和位线连接到基板的部件，形成各个接触焊盘（16）的步骤以及形成位线的步骤。 通过以规定深度蚀刻绝缘膜形成焊盘区域。 接触部分通过再次蚀刻绝缘膜而形成。 接触垫通过用导电材料填充接触部分而形成。

公开(公告)号：KR1019990075176A

公开(公告)日：1999-10-15

申请号：KR1019980009247

申请日：1998-03-18

Applicant: 삼성전자주식회사

Inventor： 박규찬 ,  이덕형

IPC: H01L27/108

Abstract: 실리콘-온 인슐레이터(SOI) 구조를 이용한 반도체 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는, 반도체 기판의 상부에 제1 절연층을 개재하여 형성되며, 액티브 영역으로 제공되는 반도체층; 제1 절연층의 상부에 형성되며, 인접한 액티브 영역을 길이 방향으로 어긋나게 격리시키도록 사선 방향으로 배열된 소자 분리층; 반도체층에 형성되며 게이트와 소오스/드레인 영역을 갖는 트랜지스터; 그 전극들 중의 하나가 기판과의 사이에 제2 절연층을 개재하여 트랜지스터의 하부에 형성되고, 상기 전극과의 사이에 유전체막을 개재하여 상기 전극에 대향하여 형성된 다른 하나의 전극이 제1 절연층에 형성된 스토리지 노드 콘택을 통해 트랜지스터의 소오스 영역에 접속되는 캐패시터; 그리고 트랜지스터를 포함한 반도체층의 상부에 형성되며, 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역에 접속되는 제1 비트라인과, 제1 비트라인에 대해 서로 다른 높이에서 인접하여 제1 비트라인이 접속되지 않은 액티브 영역의 드레인 영역에 접속되는 제2 비트라인을 구비한다. 매몰형 캐패시터와 이층 비트라인 구조를 적용함으로써 단위 셀의 면적을 4(1+δ)F
2 까지 축소하여 집적도를 크게 향상시킬 수 있다.

公开(公告)号：KR100192587B1

公开(公告)日：1999-07-01

申请号：KR1019960032652

申请日：1996-08-05

Applicant: 삼성전자주식회사

Inventor： 이상철 ,  김기상 ,  이덕형

IPC: H01L29/68

Abstract: 본 발명은 최소한의 사진 공정을 사용하여 글로벌 단차를 최소화 할 수 있는 반도체 장치의 제조방법에 관한 것으로, 요지는 하부에 기판을 가지는 반도체 장치의 제조 방법에 있어서, 상기 기판상에 제1절연막을 형성하는 과정과, 상기 제1절연막의 상부표면의 소정부분에 전극 물질로 게이트 영역을 형성하는 과정과, 상기 게이트 영역을 제외한 부분에 상기 제1절연막 상부를 통하여 소정깊이만큼 상기 기판 내부로 제1도전형의 도펀트로 도핑하여 제1도전형 도핑 영역을 형성하는 과정과, 상기 제1절연막의 상부표면 및 상기 게이트 영역의 전면에 절연 물질로 증착을 통하여 제2절연막을 형성하는 과정과, 상기 제1도전형 도핑 영역중 제1 주변영역을 제외한 부분의 상기 제2절연막 전면에 제1감광막을 감광 물질로 도포하여 형성하는 과정과, 상기 제1 주변영역의 상기 기판 내부로 상기 제2절연막을 제1스페이서로 하여 상기 게이트 영역을 제외한 부분에 고농도의 제2도전형의 도펀트로 도핑하여 제2도전형 도핑 영역을 형성하는 과정과, 상기 제1감광막을 제거하는 과정과, 상기 제2절연막의 전체 상부표면에 제3절연막을 증착하는 과정과, 상기 제1도전형 도핑 영역중 제2 주변영역을 형성하기 위해 상기 제2 주변영역을 제외한 상기 제1 주변영역 및 활성화 영역의 전체 상부표면에 상기 감광 물질로 제2감광막을 형성하는 과정과, 상기 제2감광막이 도포된 부분 및 상기 게이트 영역을 제외한 부분의 상기 제2절연막 및 제3절연막을 제2스페이서로 형성하고 식각하여 접촉구를 형성하는 과정과, 상기 상기 접촉구를 통하여 상기 기판 내부로 제1도전형의 도펀트로 고농도 도핑하는 과정을 가진다.

公开(公告)号：KR100165372B1

公开(公告)日：1999-02-01

申请号：KR1019950007054

申请日：1995-03-30

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  문종

IPC: H01L21/28

Abstract: 신규한 반도체장치의 콘택 플러그 형성방법이 개시되어 있다. 기판상에 층간절연막을 형성한 후, 층간절연막을 식각하여 기판 표면의 일부를 노출시키는 콘택홀을 형성한다. 콘택홀이 형성된 결과물 상에 이온화클러스트빔증착(ICBD) 방법으로 티타늄막을 증착한 후, 질소를 주입하여 콘택홀이 완전히 매몰될 때까지 질화티타늄막을 형성한다. 층간절연막 상부의 질화티타늄막을 식각하여 콘택홀 내의 질화티타늄막을 노출시킨다. 종래의 스퍼터링 방법이나 화학기상증착 방법에 비해 집적도가 증가하고 그레인 사이즈가 큰 양질의 막을 형성할 수 있다.

公开(公告)号：KR1019980005437A

公开(公告)日：1998-03-30

申请号：KR1019960020368

申请日：1996-06-07

Applicant: 삼성전자주식회사

Inventor： 조만호 ,  이덕형

IPC: H01L21/28