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公开(公告)号：KR101758310B1
公开(公告)日：2017-07-27
申请号：KR1020110002764
申请日：2011-01-11
Applicant: 삼성전자주식회사
Abstract: 본발명에따른이미지센서는복수의행과복수의열을갖는매트릭스형상으로배열되며, 각각이입사광세기를전기적인영상신호로변환하여출력하는복수의화소들을포함하는화소어레이; 및상기화소어레이의출력신호를디지털신호로변환하는제1 아날로그디지털변환을수행하고, 상기화소어레이의출력신호및 상기디지털신호를이용하여레지듀(residue)를얻고, 상기레지듀를이용하여제2 아날로그디지털변환을수행하는확장아날로그디지털컨버터를포함한다.
Abstract translation: 根据本发明的图像传感器被布置在具有多个行和多个列，像素阵列，其每一个包括多个用于转换和输出该入射光强度成电图象信号的像素矩阵; 并且执行用于将像素阵列的输出信号转换为数字信号的第一模数转换，使用像素阵列的输出信号和数字信号获得残差， 2模数转换。
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公开(公告)号：KR101755643B1
公开(公告)日：2017-07-10
申请号：KR1020100128412
申请日：2010-12-15
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/66666 , H01L27/11551 , H01L27/11556 , H01L27/11578 , H01L27/11582 , H01L29/7889 , H01L29/7926
Abstract: 기판, 기판상에적층된도전패턴, 및도전패턴들을관통하여기판과연결되는활성패턴이제공된다. 활성패턴은활성패턴의상부영역에형성된제 1 불순물영역및 상기제 1 불순물영역과적어도일부중첩되는확산저지불순물영역을포함하고, 상기확산저지불순물영역은탄소를포함할수 있다.
Abstract translation: 提供了一种基板，堆叠在基板上的导电图案以及通过导电图案连接到基板的有源图案。 有源图案可以包括形成在有源图案的上部区域中的第一杂质区域和至少部分地与第一杂质区域重叠的扩散抑制杂质区域，并且扩散抑制杂质区域可以包括碳。
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公开(公告)号：KR101648066B1
公开(公告)日：2016-08-12
申请号：KR1020100103205
申请日：2010-10-22
Applicant: 삼성전자주식회사
CPC classification number: H04N5/378 , H03M1/162 , H03M1/56 , H04N5/3575 , H04N5/374
Abstract: 아날로그-디지털컨버터는비교신호발생부및 제어부를포함한다. 비교신호발생부는스위치제어신호에기초하여, 제1 비교모드에서입력신호를상기선택기준신호와비교하고제2 비교모드에서파인전압레벨보다작아지도록상기입력신호로부터변환된차전압을램프신호와비교하여비교신호를생성한다. 제어부는상기비교신호및 모드선택신호에기초하여상기스위치제어신호를생성한다.
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公开(公告)号：KR1020150100381A
公开(公告)日：2015-09-02
申请号：KR1020140022127
申请日：2014-02-25
Applicant: 삼성전자주식회사
CPC classification number: H04N5/3355 , H03M1/145 , H04N5/3692 , H04N5/3698 , H04N5/374
Abstract: 본 발명은, 이미지 센서에 관한 것이다. 본 발명에서는, 단위 화소에서 광전 변환된 아날로그 신호를 다수의 비트로 구성된 디지털 신호로 변환하는 컨버터와,상기 컨버터로부터의 출력 신호를 제어 신호에 응답하여 비트 별로 선택적으로 출력하고, 다수의 스위칭 회로가 직렬로 연결되는 데이터 이송부와, 상기 데이터 이송부에서 출력된 데이터를 저장하는 메모리를 포함하는 이미지 센서가 개시된다.
Abstract translation: 图像传感器技术领域本发明涉及图像传感器，其包括：转换器，用于将以单位像素光电转换的模拟信号转换成由多个位组成的数字信号; 数据传送单元，用于响应于控制信号，通过位选择性地输出来自转换器的输出信号，并且具有串联连接的多个开关电路; 以及存储器，其存储从数据传送单元输出的数据。
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公开(公告)号：KR101498042B1
公开(公告)日：2015-03-05
申请号：KR1020080036510
申请日：2008-04-21
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
IPC: G11C7/10
Abstract: 직렬로 접속된 다수의 드라이버 버퍼들을 포함하는 반도체 장치는 제어신호를 생성하고 생성된 제어신호를 상기 다수의 드라이버 버퍼들 중에서 첫 번째 드라이버 버퍼로 전송하기 위한 제어신호 발생기를 포함한다. 상기 직렬로 접속된 다수의 드라이버 버퍼들 각각은 자기에게 할당된 다수의 신호 처리회로들 각각에 구현된 다수의 스위칭 회로들 각각의 스위칭 동작을 제어하기 위한 버퍼링된 제어신호를 출력한다. 상기 다수의 신호 처리 회로들은 다수의 픽셀들, 다수의 CDS 회로들, 다수의 아날로그-디지털 변환기들, 또는 다수의 래치들을 포함한다.
드라이버 버퍼, 제어신호 발생기-
Patent Agency Ranking
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公开(公告)号：KR1020130057670A
公开(公告)日：2013-06-03
申请号：KR1020110123530
申请日：2011-11-24
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/1157 , H01L27/11582 , H01L21/76205 , H01L21/823487 , H01L27/0688
Abstract: PURPOSE: A semiconductor memory device and a method for fabricating the same are provided to secure stable current paths by stably connecting a lower channel to an upper channel. CONSTITUTION: A gate is laminated on a substrate. A vertical channel includes an upper channel(142) and a lower channel(141). The upper channel and the lower channel are electrically connected to the substrate. An information storage layer(151,152) is arranged between the vertical channel and the gate. The upper channel includes a vertical pattern and a horizontal pattern.
Abstract translation: 目的：提供半导体存储器件及其制造方法，以通过将下通道稳定地连接到上通道来确保稳定的电流路径。 构成：将栅极层压在基板上。 垂直通道包括上通道（142）和下通道（141）。 上通道和下通道电连接到基板。 信息存储层（151,152）布置在垂直通道和门之间。 上部通道包括垂直图案和水平图案。
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18.发明公开
公开(公告)号：KR1020130042910A
公开(公告)日：2013-04-29
申请号：KR1020110107061
申请日：2011-10-19
Applicant: 삼성전자주식회사
IPC: H03M1/46
CPC classification number: H03M1/16 , H03M1/123 , H03M1/56 , H04N5/374 , H04N5/3742 , H04N5/378 , H03M1/462
Abstract: PURPOSE: A 2- step analog to digital converter circuit, an operating method thereof, and devices including the 2- step analog to digital converter circuit are provided to improve processing speed at high bit resolution. CONSTITUTION: A comparator(220) outputs a comparison signal(COMP) comparing a ramp signal(RAMP) with an input signal(INPUT). An upper bit counter(240) outputs upper bit values(UB) corresponding to the first time interval of the first edge of a clock signal(CLK). A pulse residue conversion part(260) outputs lower bit values(LB) corresponding to the second time interval between the first edge and a state transition timing. The pulse residue conversion part comprises a voltage generating circuit and an analog to digital converter. The voltage generating circuit outputs voltage proportional to a third time interval between the clock signal and a second edge. [Reference numerals] (240) Upper bit counter; (260) Pulse residue conversion part;
Abstract translation: 目的：提供2步模数转换器电路及其操作方法，以及包括2步模数转换器电路的器件，以提高高位分辨率下的处理速度。 构成：比较器（220）输出将斜坡信号（RAMP）与输入信号（INPUT）进行比较的比较信号（COMP）。 高位计数器（240）输出与时钟信号（CLK）的第一边沿的第一时间间隔相对应的高位值（UB）。 脉冲残余转换部分（260）输出与第一边缘和状态转换定时之间的第二时间间隔相对应的较低位值（LB）。 脉冲残余转换部分包括电压产生电路和模数转换器。 电压产生电路输出与时钟信号和第二边沿之间的第三时间间隔成比例的电压。 （附图标记）（240）高位计数器 （260）脉冲残留转换部分;
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公开(公告)号：KR100855993B1
公开(公告)日：2008-09-02
申请号：KR1020070032939
申请日：2007-04-03
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
CPC classification number: H01L21/28273 , B82Y10/00 , H01L29/42332 , H01L29/7881 , H01L21/28282
Abstract: A charge trap flash memory device and a manufacturing method thereof are provided to improve retention characteristics thereof by using a plurality of nano-dots having deep charge trap levels. A tunneling insulating layer(130) is formed on a semiconductor substrate. A charge trap layer(140) is formed on the tunneling insulating layer. A blocking insulating layer(150) is formed on the charge trap layer. A gate electrode is formed on the blocking insulating layer. The charge trap layer includes a plurality of trap layers(144,148), a plurality of nano-dots(142), and an intermediate blocking layer(146). The trap layers include a first material having band gap energy of a first level. The nano-dots are surrounded by one or more trap layers and include a second material having band gap energy of a second level lower than the first level. The intermediate blocking layer is formed between the trap layers and includes a third material having band gap energy of a third level higher than the first level.
Abstract translation: 提供一种电荷阱闪存器件及其制造方法，以通过使用具有深电荷陷阱电平的多个纳米点来改善其保持特性。 隧道绝缘层（130）形成在半导体衬底上。 在隧道绝缘层上形成电荷陷阱层（140）。 在电荷陷阱层上形成阻挡绝缘层（150）。 栅电极形成在阻挡绝缘层上。 电荷陷阱层包括多个陷阱层（144,148），多个纳米点（142）和中间阻挡层（146）。 陷阱层包括具有第一级的带隙能量的第一材料。 纳米点被一个或多个陷阱层包围，并且包括具有低于第一电平的第二电平的带隙能量的第二材料。 中间阻挡层形成在陷阱层之间，并且包括具有比第一电平高三级的带隙能量的第三材料。
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20.发明授权원자층 증착 공정을 이용한 실리콘 리치 나노-크리스탈구조물의 형성 방법 및 이를 이용한 불휘발성 반도체장치의 제조 방법 有权使用原子层沉积法形成含硅纳米晶体结构的方法和使用其制造非挥发性半导体器件的方法
公开(公告)号：KR100722776B1
公开(公告)日：2007-05-30
申请号：KR1020060044141
申请日：2006-05-17
Applicant: 삼성전자주식회사
IPC: H01L21/205 , H01L21/8247 , B82Y10/00
Abstract: 원자층 증착 공정을 이용한 실리콘 리치 나노-크리스탈 구조물의 형성 방법 및 이를 이용한 불휘발성 반도체 장치의 제조 방법이 개시된다. 대상체 상으로 제1 실리콘 화합물을 포함하는 제1 가스를 제공하여 대상체 상에 실리콘 리치 화학 흡착층을 형성한다. 실리콘 리치 화학 흡착층 상으로 산소를 포함하는 제2 가스를 제공하여 대상체 상에 실리콘 리치 절연층을 형성한 후, 실리콘 리치 절연층 상으로 제2 실리콘 화합물을 포함하는 제3 가스를 제공하여 실리콘 리치 절연층 상에 실리콘 나노-크리스탈 층을 형성한다. 이와 같은 과정들을 반복적으로 수행하여 대상체 상에 복수 개의 실리콘 리치 절연층들 및 실리콘 나노-크리스탈 층들을 갖는 실리콘 리치 나노-크리스탈 구조물을 형성한다. 실리콘 함량의 변화 폭을 확장시킬 수 있는 가스를 이용하는 원자층 증착 공정을 통하여 실리콘 리치 절연층들과 실리콘 리치 나노-크리스탈 층들을 포함하여 높은 실리콘 함량과 우수한 단차 도포성을 갖는 실리콘 리치 나노-크리스탈 구조물을 형성할 수 있다. 이러한 실리콘 리치 나노-크리스탈 구조물을 전하 트랩핑 구조물로 포함하는 불휘발성 반도체 장치의 기록 동작 및 소거 동작의 속도를 향상시킬 수 있고 데이터 보존력을 개선할 수 있다.
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