Abstract:
반도체 장치 및 그 제조 방법에서, 반도체 장치는 하부 구조물 상에 위치하는 제1 배선들 및 하부 구조물 상에 제1 배선들을 도포하도록 형성되는 절연 패턴을 포함한다. 절연 패턴은 제1 배선들 사이에서 수평 및 수직 방향으로 연장하는 보이드를 갖는다. 반도체 장치는 상기 절연 패턴 상에 보이드와 적어도 일부가 수직하게 대응하는 제2 배선을 더 포함할 수 있다. 하부 구조물은 보이드와 적어도 일부가 수직하게 대응하는 도전 소자를 더 포함할 수 있다. 따라서 제1 배선들 사이에서 수평하게 발생하는 기생 커패시턴스 및 제2 배선과 도전 소자 사이에서 수직하게 발생하는 기생 커패시턴스를 줄일 수 있다.
Abstract:
본 발명은 포토레지스트의 소모량을 줄이기 위하여 포토레지스트층의 높이를 낮추면서 원하는 체적의 범프를 형성하는 범프 형성 방법에 관한 것이다. 본 발명은 UBM층을 개방시키는 개구부를 형성하되 노광 초점이 초점심도(DOF; Depth Of Focus)를 벗어나도록 포커스 오프셋(focus offset)을 조정해주어 포토레지스트층 상면에서 소정 깊이까지 내경이 감소되도록 하여 경사면을 형성하는 노광 및 현상 단계, 개방된 UBM층으로부터 소정 높이까지 범프 하부 금속층을 형성하는 단계 및 포토레지스트층의 개구부에 의해 노출된 범프 하부 금속층 상에 범프를 형성하는 단계를 포함하는 반도체 장치용 범프 형성 방법을 제공한다. 이에 의하여 범프가 버섯형태(mushroom type)로 형성되어 상부에서 보다 많은 체적이 확보됨으로써 포토레지스트층의 높이를 낮출 수 있어 포토레지스트의 소모량이 감소될 수 있다. 범프, 솔더 볼, 금 범프, 버섯형, 플립 칩 본딩, 범프 본딩
Abstract:
A method for compensating for an undercut of a metal base layer is provided to guarantee the area of a metal base layer by compensating for an undercut of a metal base layer under a redistribution layer or a solder bump. An insulation layer is formed on a semiconductor wafer(91). The insulation layer is covered with a multilayered metal base layer(92). A photomask having an open part is formed on the metal base layer(93). The photomask is dry-etched to form a concave part that rounds toward the inner lower part of the inner wall of the open part adjacent to the metal base layer(94). The open part including the concave part is filled with a plating layer(95). The photomask is eliminated(96). The metal base layer outside the plating layer is wet-etched(97). The metal base layer that is etched toward the inside of the outer surface of the plating layer on the upper part of a protrusion part is reduced by the protrusion part of the plating layer filled in the concave part so that an area of the metal base layer under the plating layer is guaranteed. The plating layer can be a redistribution layer or a solder plating layer for a solder bump.
Abstract:
본 발명은 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로, 시드 금속층 식각 공정에서 발생하는 재배선 측면의 과도 식각, 재배선 하단부의 언더컷, 재배선의 쓰러짐과 들림 등과 같은 문제를 해결하기 위한 것이다. 본 발명에 의한 웨이퍼 레벨 패키지는 재배선의 상부면 뿐만 아니라 측면 전체를 둘러싸도록 재배선 보호 피막이 형성된다. 재배선 보호 피막은 이어지는 시드 금속층 식각 공정에서 식각 용액으로부터 재배선을 보호한다. 재배선 보호 피막은 감광막 패턴과 재배선 사이에 틈을 만들어 전해도금으로 형성할 수 있다. 보호 피막을 형성하기 위한 틈은 감광막을 재차 노광하거나 다시 도포하여 만들 수 있다. 웨이퍼 레벨 패키지, 재배선, 시드 금속층, 과도 식각, 언더컷, 보호 피막
Abstract:
A semiconductor device and a manufacturing method thereof are provided to reduce parasitic capacitance by forming a void between conductors and filling the void with air of a low dielectric constant. A plurality of first wirings(135a) are positioned on a lower structure(101). A plurality of insulating patterns(110,140a) are formed on the lower structure in order to coat the first wirings and include at least one void. The insulating patterns between the first wirings are extended to vertical or horizontal direction. A sidewall of the first wiring has a negative slope. The void is adjacent to sidewalls of the first wirings. A part of second wirings is perpendicular to the void on the insulating patterns. The lower structure includes a conductive element perpendicular to the void.