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公开(公告)号：KR2019950001797U
公开(公告)日：1995-01-04
申请号：KR2019930010078
申请日：1993-06-10
Applicant: 삼성전자주식회사
Inventor： 정형석
IPC: F24F1/02
Abstract: 본고안은창문부위에설치하는원도우형공기조화기를간편히이동시킬수 있게한공기조화기의지지장치에관한것으로써, 종래에창문틀에걸쳐고정설치하는공조기로인하여창문의사용이불가능하였던문제점을해결하고공조기나이 공조기를지지하는부재를철거시키지않은상태에서도창문을원활히개폐시킬수 있게함을목적으로한 것인바, 벽면및 창틀에고정되는부착부(20)의양단을굴절되게연장형성한한 쌍의지지수단(30)과, 이지지수단사이에공기조화기를고정하는고정수단(40)으로구성하므로써, 지지부재에설치되는공조기를회전시키게됨에따라간편·용이하게이동시킬수 있는효과가있다.
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公开(公告)号：KR101913765B1
公开(公告)日：2018-12-28
申请号：KR1020120102241
申请日：2012-09-14
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
Abstract: 반도체 장치가 제공된다. 반도체 장치는, 기판 상에 형성되고, 트렌치를 포함하는 층간 절연막, 상기 트렌치 내에 형성되는 게이트 절연막, 상기 게이트 절연막 상에 형성되고 제1 확산 물질을 포함하는 확산막, 상기 확산막 상에 형성되고 제2 확산 물질을 포함하는 게이트 메탈 구조체 및 상기 게이트 메탈 구조체와 상기 확산막 사이에 형성되고, 상기 게이트 메탈 구조체에 포함된 상기 제2 확산 물질이 확산되는 것을 방지하는 확산 방지막을 포함하되, 상기 게이트 절연막의 내부 또는 상부에는 상기 확산막으로부터 확산된 제1 확산 물질이 존재한다.
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公开(公告)号：KR1020160009984A
公开(公告)日：2016-01-27
申请号：KR1020140090622
申请日：2014-07-17
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7848 , H01L21/76224 , H01L21/764 , H01L21/823412 , H01L21/823425 , H01L21/823481 , H01L21/823878 , H01L29/0847 , H01L29/165 , H01L29/4966 , H01L29/517 , H01L29/66545 , H01L29/66628 , H01L29/66636 , H01L29/7812 , H01L29/7813
Abstract: 스트레서(stressor) 및절연패턴을갖는반도체소자에관한것이다. 기판상에활성영역을한정하는소자분리막이형성된다. 상기활성영역상에제1 게이트전극이형성된다. 상기소자분리막 상에제2 게이트전극이형성된다. 상기제1 게이트전극및 상기제2 게이트전극사이의상기활성영역내에트렌치가형성된다. 상기트렌치내에스트레서(stressor)가형성된다. 상기스트레서(stressor) 및상기소자분리막 사이에형성되고상기제2 게이트전극에인접한캐비티(cavity)가배치된다. 상기캐비티(cavity) 내에절연패턴이형성된다.
Abstract translation: 本发明涉及具有应力源和绝缘图案的半导体器件。 在衬底上形成用于限定有源区的器件隔离层。 在有源区上形成第一栅电极。 在器件隔离层上形成第二栅电极。 在第一栅电极和第二栅电极之间的有源区中形成沟槽。 应力源形成在沟槽中。 在应力器和器件隔离层之间形成空腔并与第二栅电极相邻。 绝缘图案形成在空腔中。
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公开(公告)号：KR1020150055878A
公开(公告)日：2015-05-22
申请号：KR1020130138416
申请日：2013-11-14
Applicant: 삼성전자주식회사
CPC classification number: H03G3/3036 , H03F3/19 , H03F3/72 , H03F2200/294 , H03F2200/451 , H03F2203/7231 , H03F2203/7239 , H03G3/3052 , H03G3/3068 , H04W52/52 , H04W88/06 , H04B1/123 , H04B1/1036 , H04B2001/1063
Abstract: 본발명의실시예에따른 RF 수신기의동작방법은상기 RF 수신기의출력으로부터신호대 잡음비(signal-to-noise ratio; SNR)를측정하는단계; 상기측정된신호대 잡음비를기준신호대 잡음비와비교하는단계; 상기측정된신호대 잡음비가상기기준신호대 잡음비보다큰 경우, 트랜스임피던스증폭기와병렬로연결된커패시터를상기트랜스임피던스증폭기와전기적으로차단시켜상기측정된신호대 잡음비의변화량을측정하는단계; 그리고상기변화량이소정의범위내인경우, 채널선택필터부를바이패스시켜가변이득증폭부를선택하는단계를포함할수 있다. 본발명에의하면 RF 수신기에서의전력소모를감소시킬수 있다.
Abstract translation: 根据本发明的实施例的用于操作RF接收机的方法包括以下步骤：从RF接收机的输出测量信噪比（SNR）; 将测量的SNR与参考SNR进行比较; 如果所测量的SNR大于参考SNR，则通过将跨阻抗放大器并联连接的电容器与反阻抗放大器电隔离来测量所测量的SNR的变化; 以及如果所述变化在预设范围内，则通过旁路通道选择滤波器部分来选择可变增益放大单元。 根据本发明，在RF接收机中功耗降低。
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Patent Agency Ranking
公开(公告)号：KR1020090121959A
公开(公告)日：2009-11-26
申请号：KR1020080048138
申请日：2008-05-23
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L21/31
CPC classification number: H01L29/02 , H01L21/02175 , H01L21/022 , H01L21/28194 , H01L21/31604 , H01L29/513 , H01L29/517
Abstract: PURPOSE: A semiconductor device and a method for forming the same are provided to reduce a leakage current of the semiconductor device by preventing the crystallization of a dielectric layer. CONSTITUTION: A first dielectric layer(24) is formed on a substrate(10). A second dielectric layer(26) is formed on the first dielectric layer. The first dielectric layer has the lower film carbon concentration than the second dielectric layer. A third dielectric layer is formed on the second dielectric layer. The third dielectric layer has the lower film carbon concentration than the second dielectric layer.
Abstract translation: 目的：提供半导体器件及其形成方法，以通过防止电介质层的结晶来减少半导体器件的漏电流。 构成：在衬底（10）上形成第一介电层（24）。 第二电介质层（26）形成在第一电介质层上。 第一电介质层的膜碳浓度低于第二电介质层。 在第二电介质层上形成第三电介质层。 第三电介质层的膜碳浓度低于第二电介质层。
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公开(公告)号：KR100868768B1
公开(公告)日：2008-11-13
申请号：KR1020070020593
申请日：2007-02-28
Applicant: 삼성전자주식회사
IPC: H01L27/146
CPC classification number: H01L29/517 , H01L21/28088 , H01L21/823842 , H01L29/4966
Abstract: 듀얼 메탈 게이트 CMOS 반도체 소자에 관해 개시된다. 듀얼 메탈 게이트는 금속 질화물층과 다결정 실리콘 캡핑레이어를 포함하며, nMOS 영역과 pMOS 영역의 금속 질화물층은 동종 물질로 서로 다른 두께로 형성되며 서로 다른 불순물 함량에 의해 서로 다른 일함수를 가진다. 동종의 금속 질화물층에 의해 메탈 게이트를 형성하므로 공정이 단순화되고 수율이 증대됨과 아울러 고성능의 CMOS 반도체 소자를 얻을 수 있다.
CMOS, 금속 질화물, 불순물, 일함수-
公开(公告)号：KR100814372B1
公开(公告)日：2008-03-18
申请号：KR1020070007278
申请日：2007-01-24
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/823842 , H01L21/28026 , H01L29/49
Abstract: A method for fabricating a semiconductor device is provided to avoid damage to an active region of a substrate adjacent to a gate structure and prevent a gate insulation layer from being damaged by sequentially performing a dry etch process, a selective wet etch process and a dry etch process on conductive layers with different thicknesses formed in NMOS and PMOS regions. A substrate is prepared which includes a first channel of a first conductivity type and a second channel of a second conductivity type different from the first conductivity type. A gate insulation layer is formed on the substrate. A first conductive layer including a first metal is formed on the gate insulation layer. A second conductive layer including a second metal different from the first metal is formed on the first conductive layer formed on the second channel. The crystalline structure of the second conductive layer can be weakened by plasma or ion implantation. The second conductive layer is partially removed by a wet etch process to form a second conductive layer pattern on the second channel.
Abstract translation: 提供了一种用于制造半导体器件的方法，以避免损坏与栅极结构相邻的衬底的有源区，并且通过依次执行干蚀刻工艺，选择性湿蚀刻工艺和干蚀刻来防止栅绝缘层受损 在NMOS和PMOS区域中形成具有不同厚度的导电层的工艺。 制备包括第一导电类型的第一沟道和不同于第一导电类型的第二导电类型的第二沟道的衬底。 在基板上形成栅极绝缘层。 包括第一金属的第一导电层形成在栅绝缘层上。 在形成在第二通道上的第一导电层上形成包括不同于第一金属的第二金属的第二导电层。 通过等离子体或离子注入可以削弱第二导电层的晶体结构。 通过湿式蚀刻工艺部分去除第二导电层，以在第二通道上形成第二导电层图案。
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公开(公告)号：KR1020070078923A
公开(公告)日：2007-08-03
申请号：KR1020060009366
申请日：2006-01-31
Applicant: 삼성전자주식회사
IPC: H01L21/8228
CPC classification number: H01L21/823857 , H01L21/823842
Abstract: A method for fabricating a gate with an oxygen-free ashing process in a semiconductor device is provided to improve thickness and reliability of a gate insulating layer by removing photoresist with an oxygen-free ashing process in a gate electrode forming process. A high dielectric constant layer having a dielectric constant higher than a dielectric constant of a silicon oxide layer an upper surface of a semiconductor substrate including an NMOS region(100) and a PMOS region(110). An etch target layer is formed on an upper surface of the high dielectric constant layer. A photoresist pattern is formed on an upper surface of the etch target layer to expose one of the NMOS region and the PMOS region. The etch target layer is etched by using the photoresist pattern as an etch mask. The photoresist pattern is removed by using plasma formed with oxygen-free gas.
Abstract translation: 提供了一种在半导体器件中制造无氧灰化工艺的栅极的方法，以通过在栅电极形成工艺中通过无氧灰化处理去除光致抗蚀剂来改善栅极绝缘层的厚度和可靠性。 介电常数高于介电常数的介电常数高于氧化硅层的介电常数，上半导体衬底的上表面包括NMOS区（100）和PMOS区（110）。 在高介电常数层的上表面上形成蚀刻目标层。 在蚀刻目标层的上表面上形成光致抗蚀剂图案以暴露NMOS区域和PMOS区域中的一个。 通过使用光致抗蚀剂图案作为蚀刻掩模蚀刻蚀刻目标层。 通过使用无氧气体形成的等离子体去除光致抗蚀剂图案。
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公开(公告)号：KR100688555B1
公开(公告)日：2007-03-02
申请号：KR1020050058559
申请日：2005-06-30
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/823842 , H01L21/28194 , H01L29/4958 , H01L29/517 , H01L29/518 , H01L29/78
Abstract: NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 최적의 Vt 값을 가지도록 하기 위하여 NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 게이트 전극 구성 재료로서 서로 다른 일함수를 가지는 금속 물질을 사용하는 CMOS 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법에 대하여 개시한다. 본 발명에 따른 반도체 소자는 제1 도전형의 제1 채널이 형성되는 제1 MOS 트랜지스터와, 상기 제1 도전형과는 다른 제2 도전형의 제2 채널이 형성되는 제2 MOS 트랜지스터를 가지는 CMOS 트랜지스터를 구비한다. 상기 제1 MOS 트랜지스터는 제1 게이트 절연막과, 상기 제1 게이트 절연막 위에 형성된 Al-금속 합금층과 그 위에 형성된 폴리실리콘층과의 적층 구조를 포함하는 제1 게이트 전극을 포함한다.
일함수, CMOS, 합금, Vfb, Vt
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