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公开(公告)号：KR1020170014109A
公开(公告)日：2017-02-08
申请号：KR1020150106945
申请日：2015-07-29
Applicant: 삼성전자주식회사
CPC classification number: G06F11/1068 , G06F3/0619 , G06F3/064 , G06F3/0679 , G06F11/1048 , G11C7/20 , G11C11/1675 , G11C11/4072 , G11C2029/0407
Abstract: 반도체메모리장치는메모리셀 어레이, 입출력게이팅회로및 에러정정회로를포함한다. 상기메모리셀 어레이는복수의메모리셀들을구비한다. 상기입출력게이팅회로는상기메모리셀 어레이에대하여제1 단위로노멀메모리동작이수행되기전에, 상기복수의메모리셀들에상기제1 단위와는다른제2 단위로초기화비트들을기입하여셀 데이터초기화동작을수행한다. 상기에러정정회로는상기초기화비트들에기초하여상기메모리셀 어레이의타겟페이지에대하여상기제2 단위로에러정정코드(error correction code; 이하 ECC) 인코딩과 ECC 디코딩을수행한다.
Abstract translation: 提供半导体存储器件。 半导体存储器件包括存储单元阵列，输入/输出（I / O）门控电路和纠错电路。 存储单元阵列包括多个存储单元。 I / O选通电路在通过第一单元对存储单元阵列执行正常存储器操作之前，通过用与第一单元不同的第二单元将存储单元阵列中的位初始化写入来执行单元数据初始化操作。 误差校正电路基于初始化比特，在第二单元的存储单元阵列的目标页面上执行纠错码（ECC）编码和ECC解码。 因此，可以减少执行写入操作时的功耗。
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公开(公告)号：KR1020160023151A
公开(公告)日：2016-03-03
申请号：KR1020140109040
申请日：2014-08-21
Applicant: 삼성전자주식회사
IPC: G11C29/42
CPC classification number: G06F11/1008 , G06F11/1004 , G06F11/1024 , G06F11/1068 , G06F11/1666 , G11C2029/0411
Abstract: 본발명은에러알림기능이있는메모리장치에대하여개시된다. 메모리장치는메모리셀 어레이의메모리셀들에대하여 ECC 동작을수행하여에러비트를검출및 정정하는 ECC 엔진과, ECC 동작에따라에러신호를출력하는에러알림부를포함한다. ECC 엔진은 ECC 동작으로에러정정된에러비트에상응하는에러어드레스를출력하고, 에러비트를검출하고정정할때마다 ECC 플래그신호를출력한다. 에러알림부는에러어드레스와기존의불량셀 정보를비교하고, 비교결과일치하지않는경우에러신호를출력한다. 에러알림부는카운트되는 ECC 플래그신호로부터생성되는 ECC 동작회수가 ECC 동작최대치를초과하는경우에러신호를출력하고, 에러모니터링시간동안의 ECC 동작회수를출력한다.
Abstract translation: 公开了具有错误通知功能的存储装置。 具有错误通知功能的存储装置包括：ECC引擎，通过对多个存储器单元的数据执行ECC操作来检测和校正错误位; 以及错误通知单元，其根据ECC操作输出错误信号。 ECC引擎输出与通过ECC操作校正的错误位对应的错误地址，并且每次检测和校正错误位时输出ECC标志信号。 错误通知单元将错误地址与现有的缺陷单元信息进行比较，并且如果作为比较的结果不一致则输出错误信号。 如果从计数的ECC标志信号产生的ECC操作的数量超过ECC操作的最大数量，则错误通知单元输出错误信号，并且在错误监视时间期间输出ECC操作的次数。
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公开(公告)号：KR1020140126225A
公开(公告)日：2014-10-30
申请号：KR1020130101275
申请日：2013-08-26
Applicant: 삼성전자주식회사
CPC classification number: G11C7/22 , G06F11/1008 , G11C7/1078 , G11C29/42 , G11C2207/105
Abstract: The present invention provides a memory device performing a masked write operation. The masked write operation method of the memory device comprises the steps of receiving a masked write command and written data masked after write latency, from a memory controller; generating an internal read command according to the write latency and generating an internal write command according to the masked write data, in response to the masked write command; reading data stored in a plurality of memory cells configured to store the masked write data and performing error detection and correction on the read data, in response to the internal read command; and storing the masked write data in memory cells in response to the internal write command. The internal read command is generated on a rising or falling edge of a set clock more in advance than the write latency and the internal write command is generated after the last data of the masked write data is inputted.
Abstract translation: 本发明提供一种执行屏蔽写入操作的存储器件。 存储器件的掩蔽写入操作方法包括以下步骤：从存储器控制器接收掩蔽写入命令和在写入延迟之后屏蔽的写入数据; 根据所述写入等待时间生成内部读取命令，并响应于所述屏蔽的写入命令，根据所述屏蔽的写入数据产生内部写入命令; 读取存储在多个存储单元中的数据，所述多个存储单元被配置为存储所述被屏蔽的写入数据，并响应于所述内部读取命令对读取的数据执行错误检测和校正; 并且响应于内部写入命令将屏蔽的写入数据存储在存储器单元中。 内部读命令比设定时钟的上升沿或下降沿产生的写入时间长于写时延，并且在写入数据的最后一个数据被输入之后产生内部写命令。
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公开(公告)号：KR101321947B1
公开(公告)日：2013-11-04
申请号：KR1020070095685
申请日：2007-09-20
Applicant: 삼성전자주식회사
CPC classification number: G01R31/2884 , H01L23/60 , H01L27/0251 , H01L2924/0002 , H01L2924/00
Abstract: 본 발명은 정전기 방전 보호회로를 구비하는 반도체 장치 및 이 장치의 테스트 방법을 공개한다. 본 발명은 테스트 인에이블 신호에 응답하여 테스트 제어신호 및 선택 제어신호를 출력하는 테스트 회로, 테스트 제어신호에 응답하여 지정된 소정의 동작을 수행하여 복수개의 테스트 신호를 출력하는 내부회로, 선택 제어신호에 응답하여 선택 신호를 출력하는 선택신호 발생부, 복수개의 테스트 신호를 인가받고, 선택신호에 응답하여 복수개의 테스트 신호 중 하나를 선택하여 선택 테스트 신호를 출력하거나, 선택 테스트 신호를 출력하지 않도록 하는 적어도 하나의 먹스, 적어도 하나의 먹스에 대응하고, 선택 테스트 신호를 인가받는 적어도 하나의 테스트 패드, 및 먹스와 테스트 패드 사이에 각각 구비되어 테스트 패드를 통해 인가되는 정전기를 외부로 방전하는 적어도 하나의 정전기 방전 보호회로를 구비하는 적어도 하나의 칩을 구비하는 것을 특징으로 한다. 따라서, 칩의 크기를 작게 할 수 있을 뿐만 아니라 테스트하지 않는 경우에 테스트 신호가 정전기 방전 보호회로를 경유하지 않도록 하여 신호의 특성을 개선할 수 있으며, 패키지 상태에서도 테스트 가능하다.
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公开(公告)号：KR1020130005499A
公开(公告)日：2013-01-16
申请号：KR1020110066934
申请日：2011-07-06
Applicant: 삼성전자주식회사
CPC classification number: G11C13/0064 , G06F11/1008 , G11C13/0004 , G11C29/42
Abstract: PURPOSE: A nonvolatile memory device and a driving method thereof are provided to improve an endurance property of the nonvolatile memory cell by minimizing a write operation. CONSTITUTION: A first encoder matches a first write data(WR_DATA1) with read data(RD_DATA). The first encoder generates a second write data(WR_DATA2) by inverting or non-inverting the first write data according to a matching result and generates a first inversion flag(DCWF1) which shows the inversion of the first write data. A second encoder generates a first parity bit by the ECC coding of the first inversion flag and the second write data.
Abstract translation: 目的：提供一种非易失性存储器件及其驱动方法，以通过最小化写入操作来提高非易失性存储单元的耐久性。 构成：第一个编码器将第一个写入数据（WR_DATA1）与读取数据（RD_DATA）相匹配。 第一编码器通过根据匹配结果反相或非反相第一写数据产生第二写数据（WR_DATA2），并产生显示第一写数据的反转的第一反转标志（DCWF1）。 第二编码器通过第一反转标志和第二写入数据的ECC编码生成第一奇偶校验位。
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Patent Agency Ranking16.发明授权에러 검출 기능을 가지는 반도체 메모리 장치, 이를 구비한메모리 시스템 및 반도체 메모리 장치의 데이터 출력 방법 有权具有错误检测功能的半导体存储器件，具有该错误检测功能的存储器系统及其输出数据的方法
公开(公告)号：KR100882484B1
公开(公告)日：2009-02-09
申请号：KR1020070034901
申请日：2007-04-10
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G06F11/1008 , G11C5/02 , G11C5/04 , G11C7/02 , G11C7/1006 , G11C7/1045 , G11C2029/0411 , H04L1/0041 , H04L1/0057
Abstract: 에러 검출 기능을 가지는 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 출력 방법이 개시된다. 반도체 메모리 장치는 에러 계산기, 직렬화기 및 출력 버퍼를 포함한다. 에러 계산기는 메모리 코어로부터 수신된 제 1 데이터에 기초하여 에러 데이터를 발생시킨다. 직렬화기는 에러 검출 활성화 신호의 상태에 따라 서로 다른 프레임 포맷을 구성하고 상기 제 1 데이터와 상기 에러 데이터를 직렬화하여 출력한다. 따라서, 반도체 메모리 장치는 클러킹이 간단하고 CRC 커버리지가 양호하며 부가적인 레이턴시를 요구하지 않는다.
CRC, 프레임, 직렬화기, frame, serializer-
公开(公告)号：KR1020090013402A
公开(公告)日：2009-02-05
申请号：KR1020070077477
申请日：2007-08-01
Applicant: 삼성전자주식회사
CPC classification number: H03M13/091 , H03M13/6575
Abstract: A data parallel receiver is provided to improve performance of data receiver in which high-speed data transfer rate is required by reducing the time to be required for CRC data error detecting through CRC computing data. An input signal receiver(10-1) samples and arranges serial data and converts the serial data into parallel data and outputs the parallel data. A CRC part calculation unit(50-1) groups the parallel data and performs part CRC calculation to each group and successively outputs a plurality of the part CRC computation results. A CRC part calculation merging unit(14-1) assembles a plurality of part CRC computation results and outputs CRC computing data. A clock generator(5) produces first clocks, a second clock, and a third clock. An instruction decoder unit(30) synchronizes a first bit row of the parallel data merge signal and produces a third bit row and merges and decodes a second bit row of the parallel data merge signal and outputs.
Abstract translation: 提供数据并行接收器，以通过减少通过CRC计算数据进行CRC数据错误检测所需的时间来提高数据接收机的性能，其中需要高速数据传输速率。 输入信号接收器（10-1）对串行数据进行采样和排列，并将串行数据转换为并行数据并输出并行数据。 CRC部分计算单元（50-1）对并行数据进行分组并对每个组执行部分CRC计算，并连续地输出多个部分CRC计算结果。 CRC部分计算合并单元（14-1）组合多个部分CRC计算结果并输出CRC计算数据。 时钟发生器（5）产生第一时钟，第二时钟和第三时钟。 指令译码器单元（30）使并行数据合并信号的第一位行同步并产生第三位行，并且合并并解码并行数据合并信号的第二位行并输出。
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公开(公告)号：KR100833181B1
公开(公告)日：2008-05-28
申请号：KR1020060077121
申请日：2006-08-16
Applicant: 삼성전자주식회사
CPC classification number: G11C7/22 , G11C7/1066 , G11C7/1078 , G11C7/109 , G11C8/18 , G11C11/4076 , G11C11/4093 , G11C2207/2272
Abstract: 본 발명은 큐잉 설계 방식을 이용한 레이턴시 제어 회로 및 방법에 대하여 개시된다. 레이턴시 제어 회로는, 최대한의 추가 레이턴시(AL) 수와 최대한의 기입 레이턴시 수 중 최고값을 칼럼 사이클 지연 시간(tCCD)으로 나눈 값(n, 나머지는 올림)에 기초하여 결정되는 레지스터들로 구성된다. 레이턴시 제어 회로는, 클럭 신호에 응답하여 외부 커맨드에 의해 증가 신호를 발생하고 내부 커맨드에 의해 감소 신호를 발생하고 증가 신호와 감소 신호에 응답하여 심도 포인트 신호들 중 하나를 활성화시키는 FIFO 제어부를 포함한다. 레지스터들은, 증가 신호에 응답하여 외부 커맨드와 함께 입력된 어드레스를 저장하고 이전 어드레스를 쉬프트시킨다. 레이턴시 제어 회로는 활성화된 심도 포인트 신호에 대응되는 레지스터에 저장된 어드레스를 출력한다.
레이턴시 제어, 추가 레이턴시, 기입 레이턴시, 증가 신호, 감소 신호, 심도 포인트 신호-
公开(公告)号：KR1020080029241A
公开(公告)日：2008-04-03
申请号：KR1020060095055
申请日：2006-09-28
Applicant: 삼성전자주식회사
CPC classification number: G11C29/14 , G11C29/12015 , G11C2029/3602
Abstract: A semiconductor memory device and a wafer level testing method thereof are provided to measure operation timing parameters at a wafer level more accurately as enabling to perform the test with an actual operation frequency at the wafer level. According to a semiconductor memory device having a test mode and a normal mode, a frequency multiplier(11) generates a plurality of internal test clocks with the same frequency as an operation frequency by receiving a test clock with a frequency lower than the operation clock in the normal mode, in the test mode. A test command sequence generator(12) generates command signals corresponding to an operation timing parameter of the semiconductor memory device to be measured in response to the internal test clocks in the test mode.
Abstract translation: 提供一种半导体存储器件及其晶片级测试方法，以更精确地测量晶片级的运行时间参数，使得能够以晶片级的实际工作频率进行测试。 根据具有测试模式和正常模式的半导体存储器件，倍频器（11）通过接收频率低于操作时钟的测试时钟来产生与操作频率相同频率的多个内部测试时钟 正常模式下，在测试模式下。 测试命令序列发生器（12）响应于测试模式中的内部测试时钟产生对应于要测量的半导体存储器件的操作定时参数的命令信号。
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公开(公告)号：KR1020080015591A
公开(公告)日：2008-02-20
申请号：KR1020060077121
申请日：2006-08-16
Applicant: 삼성전자주식회사
CPC classification number: G11C7/22 , G11C7/1066 , G11C7/1078 , G11C7/109 , G11C8/18 , G11C11/4076 , G11C11/4093 , G11C2207/2272
Abstract: A circuit for controlling latency by using a queuing design scheme and a method thereof are provided to reduce the number of registers used in controlling the latency, a layout area and power consumption. A circuit for controlling latency by using a queuing design scheme comprises an FIFO controller(310) and a register unit(330). The FIFO controller(310) generates an increased signal by an external command in response to a clock signal, generates a decreased signal by an internal command, and activates one among depth point signals in response to the increased signal and the decreased signal. The register unit(330), comprising registers for shifting previous addresses, stores an address inputted with the external command in response to the increased signal, and outputs addresses stored at the registers in correspondence with the activated depth signal.
Abstract translation: 提供了一种通过使用排队设计方案及其方法来控制等待时间的电路，以减少用于控制等待时间，布局面积和功耗的寄存器数量。 通过使用排队设计方案来控制等待时间的电路包括FIFO控制器（310）和寄存器单元（330）。 FIFO控制器（310）响应于时钟信号通过外部命令产生增加的信号，通过内部命令产生减小的信号，并响应于增加的信号和减小的信号激活深度信号中的一个信号。 寄存器单元（330）包括用于移位先前地址的寄存器，响应于增加的信号存储输入了外部命令的地址，并且根据激活的深度信号输出存储在寄存器中的地址。
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