公开(公告)号：KR1019990081521A

公开(公告)日：1999-11-15

申请号：KR1019980015532

申请日：1998-04-30

Applicant: 삼성전자주식회사

Inventor： 박종왕 ,  김선래 ,  이수근 ,  오혁상

IPC: H01L21/31

Abstract: 본 발명의 고밀도 플라즈마 산화막 증착방법은 금속 패턴이 형성된 웨이퍼를 공정온도인 제1 온도보다 높은 제2 온도로 가열한 후, 다시 공정온도인 제1 온도로 냉각한 후 상기 금속 패턴이 형성된 웨이퍼 상에 고밀도 플라즈마 산화막을 증착하는 단계를 포함한다. 제1온도는 250∼350℃이며, 상기 제2 온도는 350∼450℃이다. 본 발명은 금속 패턴이 형성된 웨이퍼를 공정온도보다 높은 제2 온도의 고온으로 가열한 후, 공정온도인 제1 온도로 냉각한 후 고밀도 플라즈마 산화막을 증착함으로써 금속 패턴의 응력을 줄여 웨이퍼의 휨 현상을 개선할 수 있다.

公开(公告)号：KR1019990074940A

公开(公告)日：1999-10-05

申请号：KR1019980008836

申请日：1998-03-16

Applicant: 삼성전자주식회사

Inventor： 전인상 ,  이수근

IPC: H01L21/28

Abstract: 알루미늄과 불소의 반응을 방지하기 위한 불소 차단막을 측벽에 형성하는 금속 배선 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 제1 배리어막, 금속막 및 제2 배리어막을 차례로 형성한다. 상기 제1 배리어막, 금속막 및 제2 배리어막을 상부로부터 차례로 식각하여 배선층 패턴을 형성한다. 상기 배선층 패턴의 측벽에 불소 차단막을 형성한다. 상기 결과물을 SiOF막으로 덮는다.

公开(公告)号：KR1019990005142A

公开(公告)日：1999-01-25

申请号：KR1019970029315

申请日：1997-06-30

Applicant: 삼성전자주식회사

Inventor： 이수근 ,  이은국 ,  박선후

IPC: H01L21/76

Abstract: 본 발명은 이온주입을 이용한 반도체장치의 소자분리막의 응력(stress)감소방법 및 반도체기판의 휨(wafer warpage) 감소방법을 개시한다. 본 발명에 의한 반도체장치의 소자분리막의 응력감소방법은 패드산화막 및 실리콘 질화막이 차례로 적층된 반도체기판의 소정영역을 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 내부에 사이드월 산화막(sidewall oxide)를 형성하는 단계, 상기 트렌치의 내부를 매립하도록 상기 반도체기판의 전면에 제1 절연막을 형성하는 단계, 상기 제1 절연막의 내부에 이온을 주입하는 단계, 및 상기 결과물을 열처리(annealing)하는 단계를 포함하는 것을 특징으로 한다. 한편, 본 발명에 의한 반도체기판의 휨 감소방법은 트렌지스터 등의 하부구조물이 형성된 반도체기판 상의 전면에 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막의 상부에 도전층패턴을 형성하는 단계, 상기 도전층패턴을 덮도록 제2 층간절연막을 형성하는 단계, 및 상기 제2 층간절연막의 내부에 이온을 주입하는 단계를 포함하는 것을 특징으로 한다.

公开(公告)号：KR1020060134473A

公开(公告)日：2006-12-28

申请号：KR1020050054167

申请日：2005-06-22

Applicant: 삼성전자주식회사

Inventor： 이효종 ,  이선정 ,  서봉석 ,  신홍재 ,  이내인 ,  이경우 ,  정세영 ,  안정훈 ,  이수근

IPC: H01L21/28

CPC classification number: H01L23/53238 ,  H01L21/76807 ,  H01L21/76846 ,  H01L21/76847 ,  H01L21/76864 ,  H01L21/76871 ,  H01L21/76877 ,  H01L21/76883 ,  H01L23/53233 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A selective copper alloy interconnection of a semiconductor device and a method for forming the same are provided to enhance reliability of a wide interconnection and prevent resistance from increasing in a narrow interconnection by providing a first interconnection with low resistance. A selective copper alloy interconnection includes a substrate(51), a dielectric(63) formed on the substrate, a first interconnection formed in the dielectric, and a second interconnection(87) formed in the dielectric and having a larger width than the first interconnection. The first interconnection has a first pure copper pattern, and the second interconnection has a copper alloy pattern. The copper alloy pattern is an alloy layer formed of copper and an additive material.

Abstract translation: 提供半导体器件的选择性铜合金互连及其形成方法，以通过提供具有低电阻的第一互连来提高宽互连的可靠性并防止在窄互连中的电阻增加。 选择性铜合金布线包括基板（51），形成在基板上的电介质（63），形成在电介质中的第一互连件和形成在电介质中并具有比第一互连件宽的宽度的第二互连（87） 。 第一互连具有第一纯铜图案，第二互连具有铜合金图案。 铜合金图案是由铜和添加剂材料形成的合金层。

公开(公告)号：KR1020060082775A

公开(公告)日：2006-07-19

申请号：KR1020050034650

申请日：2005-04-26

Applicant: 삼성전자주식회사

Inventor： 서봉석 ,  이선정 ,  신홍재 ,  이수근

IPC: H01L21/28

CPC classification number: H01L21/76846 ,  H01L21/76849 ,  H01L21/76858 ,  H01L21/76871 ,  H01L21/76877 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 반도체 소자의 배선 형성 방법이 제공된다. 반도체 소자의 배선 형성 방법은 반도체 기판 상에 배선 형성 영역을 구비하는 절연막 패턴을 형성하는 단계, 절연막 패턴 상에 확산 방지층을 형성하는 단계, 확산 방지층 상에 제1 점착층을 형성하는 단계, 제1 점착층 상에 씨드층을 형성하는 단계, 배선 형성 영역을 채우도록 도전층을 형성하는 단계, 제1 어닐링을 실시하여 도전층의 결정립을 성장시키는 단계, 절연막 패턴의 상면이 노출되도록 도전층을 평탄화하는 단계, 제1 어닐링보다 고온에서 제2 어닐링을 실시하여, 제1 점착층과 도전층이 반응하여 형성된 인터페이스층을 형성하는 단계를 포함한다.
구리 배선, 점착층, 확산 방지층, 비저항

公开(公告)号：KR100541051B1

公开(公告)日：2006-01-11

申请号：KR1020030063293

申请日：2003-09-09

Applicant: 삼성전자주식회사

Inventor： 이효종 ,  이경우 ,  안정훈 ,  하상록 ,  손홍성 ,  서봉석 ,  홍덕호 ,  정세영 ,  이종원 ,  이수근

IPC: H01L21/28

Abstract: 반도체 소자의 배선 형성방법을 제공한다. 이 방법은 먼저, 하지층 상에 절연층을 형성한다. 상기 절연층을 패터닝하여 상기 절연층 내에 제1 트렌치 및 상기 제1 트렌치 보다 작은 폭을 갖는 제2 트렌치와 아울러서 상기 제1 트렌치 하부에 상기 하지층을 노출시키는 비아홀을 형성한다. 상기 트렌치들 및 상기 비아홀을 갖는 결과물 상에 확산 장벽층 및 제1 시드층을 콘포말하게 그리고 차례로 형성한다. 상기 제1 시드층 상에 제1 도전층을 형성하되, 상기 제1 도전층은 상기 제2 트렌치 및 상기 비아홀을 채우도록 형성되고 상기 제1 트렌치 내에서 콘포말하게 형성한 다. 이후, 상기 제1 도전층 상에 첨가물질층을 콘포말하게 형성하고, 상기 첨가물질층 상에 상기 제1 트렌치를 채우는 제2 도전층을 형성한다. 상기 제2 도전층, 상기 첨가물질층, 상기 제1 도전층, 상기 시드층 및 상기 확산장벽층을 연속적으로 평탄화시키어 상기 절연층의 상부면을 노출시킨다. 상기 평탄화 공정이 완료된 결과물을 열처리하여 상기 제1 트렌치 및 상기 비아홀 내에 선택적으로 상기 제1 도전층, 상기 제2 도전층 및 상기 첨가물질층의 합금층을 형성한다.
SIV, 듀얼 다마신, selective alloy, Cu, Al

Abstract translation: 提供了一种形成半导体器件的布线的方法。 该方法首先在底层上形成绝缘层。 将绝缘层图案化以形成用于暴露第一沟槽下方的接地层的通孔以及具有比绝缘层中的第一沟槽更小的宽度的第二沟槽。 扩散阻挡层和第一种子层共形地形成在具有沟槽和通孔的合成物上。 在第一种子层上形成第一导电层，其中第一导电层形成为填充第二沟槽和通孔并且以共形的方式形成在第一沟槽中。 之后，在第一导电层上共形地形成添加材料层，并且在添加材料层上形成第二导电层以填充第一沟槽。 第二导电层，添加材料层，第一导电层，籽晶层和扩散阻挡层被连续平坦化以暴露绝缘层的上表面。 对所得到的平坦化工艺进行热处理，以选择性地在第一沟槽和通孔中形成第一导电层，第二导电层和添加材料层的合金层。

公开(公告)号：KR100505682B1

公开(公告)日：2005-08-03

申请号：KR1020030021036

申请日：2003-04-03

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  이수근

IPC: H01L21/28

CPC classification number: H01L21/76807 ,  H01L23/5223 ,  H01L28/55 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 금속-절연체-금속(MIM) 커패시터를 포함하는 이중 다마신 배선 구조 및 그 제조방법을 개시한다. 본 발명에서는 비아 레벨 금속간 절연막(IMD) 상에 금속-절연체-금속 커패시터를 형성하는데, 비아 레벨 금속간 절연막 형성 후 금속-절연체-금속 커패시터 패터닝을 위한 얼라인 키(align key)를 형성하는 동안에 금속-절연체-금속 커패시터의 하부전극과 비아 레벨 금속간 절연막 하부의 배선을 연결시키기 위한 비아홀을 형성하고, 금속-절연체-금속 커패시터의 상부전극은 이중 다마신 공정 진행시 상부 금속 배선과 직접 연결한다. 본 발명에 의하면, 이중 다마신 공정을 그대로 유지하면서 마스크의 추가 사용없이 금속-절연체-금속 커패시터를 제조할 수 있으며, 신뢰성이 향상된 이중 다마신 배선 구조를 얻을 수 있다.

公开(公告)号：KR100480641B1

公开(公告)日：2005-03-31

申请号：KR1020030003296

申请日：2003-01-17

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  박완재 ,  안정훈 ,  이경태 ,  정무경 ,  이용준 ,  김일구 ,  이수근

IPC: H01L27/04

CPC classification number: H01L28/55 ,  H01L21/76895 ,  H01L23/5223 ,  H01L27/0805 ,  H01L27/1085 ,  H01L28/60 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본 발명의 금속-절연체-금속 커패시터는 상, 하부 전극 및 상, 하부 전극 사이에 개재된 유전체막을 포함하며, 상부 전극에는 제1 전압이 인가되고, 하부 전극에는 제1 전압과 다른 제2 전압이 인가되며, 상부 전극에 제1 전압을 인가하기 위한 배선은 하부 전극의 하부 레벨 또는 동일 레벨의 배선이다. 따라서, 유전체막의 두께를 유전체막의 신뢰성이 인정되는 한도 내에서 최소화할 수 있으므로 고 커패시턴스의 MIM 커패시터를 구현할 수 있다.

公开(公告)号：KR100459693B1

公开(公告)日：2005-01-15

申请号：KR1019980007725

申请日：1998-03-09

Applicant: 삼성전자주식회사

Inventor： 이수근 ,  서태욱

IPC: H01L21/76

Abstract: PURPOSE: A trench isolation method of a semiconductor device is provided to prevent a gate oxide layer from being deteriorated by obtaining a round profile in an interface between an active region and a field oxide layer and by concentrating an electric field on the sharp portion of the upper corner of a trench when a gate electrode is formed. CONSTITUTION: A pad oxide layer, a nitride layer and an oxide layer are sequentially formed on a semiconductor substrate. The oxide layer, the nitride layer and the pad oxide layer are partially etched to form a trench. A sidewall oxide layer(25a) is formed in the trench. The inside of the trench is filled with an insulation layer. After a polysilicon layer or an amorphous silicon layer is deposited between the pad oxide layer and the nitride layer, a plasma treatment process is performed.

公开(公告)号：KR100454128B1

公开(公告)日：2004-10-26

申请号：KR1020020017949

申请日：2002-04-02

Applicant: 삼성전자주식회사

Inventor： 이수근 ,  정주혁 ,  김일구 ,  이경우 ,  박완재 ,  김재학

IPC: H01L21/28

CPC classification number: H01L21/76831 ,  H01L21/316 ,  H01L21/31612 ,  H01L21/31629 ,  H01L21/31633 ,  H01L21/31695 ,  H01L21/76808 ,  H01L21/76835 ,  H01L2221/1036

Abstract: Provided are an inter-metal dielectric pattern and a method of forming the same. The pattern includes a lower interconnection disposed on a semiconductor substrate, a lower dielectric layer having a via hole exposing the lower interconnection and covering the semiconductor substrate where the lower interconnection is disposed, and an upper dielectric pattern and a lower capping pattern, which include a trench line exposing the via hole and sequentially stacked on the lower dielectric layer. The lower dielectric layer and the upper dielectric pattern are low k-dielectric layers formed of materials such as SiO2, SiOF, SiOC, and porous dielectric. The method includes forming an inter-metal dielectric layer including a lower dielectric layer and upper dielectric layer, which are sequentially stacked, on a lower interconnection formed on a semiconductor substrate. The inter-metal dielectric layer is patterned to form a via hole, which exposes the upper side of the lower interconnection. Then, an upper capping layer is formed on the entire surface of the semiconductor substrate including the via hole. The upper capping layer and the upper dielectric layer are successively patterned to form a trench line exposing the upper side of the via hole. The upper capping layer is formed of at least one material selected from the group consisting of a silicon oxide layer, a silicon carbide layer, a silicon nitride layer, and a silicon oxynitride layer, by using PECVD.

Abstract translation: 提供了金属间介电图案及其形成方法。 该图案包括设置在半导体衬底上的下互连，具有暴露下互连并覆盖设置有下互连的半导体衬底的通孔的下介电层，以及包括下部电介质图案和下部图案的上部电介质图案和下部图案图案， 沟槽线暴露通孔并顺序地堆叠在下介电层上。 下电介质层和上电介质图案是由诸如SiO 2，SiOF，SiOC和多孔电介质的材料形成的低k电介质层。 该方法包括在形成于半导体衬底上的下互连上形成包括顺序堆叠的下介电层和上介电层的金属间介电层。 金属间介电层被图案化以形成暴露下互连的上侧的通孔。 然后，在包括通孔的半导体衬底的整个表面上形成上覆盖层。 上覆盖层和上介电层被连续图案化以形成暴露通孔上侧的沟槽线。 通过使用PECVD，上覆盖层由选自由氧化硅层，碳化硅层，氮化硅层和氮氧化硅层组成的组中的至少一种材料形成。