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公开(公告)号：WO2017164617A1
公开(公告)日：2017-09-28
申请号：PCT/KR2017/003017
申请日：2017-03-21
Applicant: 성균관대학교산학협력단
IPC: H01L29/792 , H01L29/423 , H01L29/51 , H01L29/788 , H01L29/861
CPC classification number: H01L29/423 , H01L29/51 , H01L29/788 , H01L29/792 , H01L29/861
Abstract: 본 발명의 일 실시예에 따른 부성 미분 저항(negative differential resistance) 소자는 기판; 기판 상에 형성되고, 제 1 극성을 갖는 축퇴된 제 1 반도체층; 기판 상에 형성되고, 제 2 극성을 갖는 축퇴된 제 2 반도체층; 제 1 반도체층의 일측 단부에 결합된 제 1 전극; 제 2 반도체층의 일측 단부에 결합된 제 2 전극; 및 제 1 반도체층과 제 2 반도체층의 접촉 영역 사이에 위치한 트랩층을 포함하되, 트랩층은 산화물층이고, 부성 미분 저항 소자의 동작시 캐리어가 트랩층에 트랩되도록 한다.
Abstract translation: 根据本发明实施例的负差动电阻器件包括衬底; 退化的第一半导体层，形成在衬底上并具有第一极性; 退化的第二半导体层，形成在所述衬底上并且具有第二极性; 耦合到第一半导体层的一端的第一电极; 耦合到第二半导体层的一端的第二电极; 并且捕获层位于第一半导体层和第二半导体层的接触区域之间，其中捕获层是氧化物层并且在负差示电阻器件的操作期间载流子被捕获在捕获层中。
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公开(公告)号：KR102234174B1
公开(公告)日：2021-04-01
申请号：KR1020190113760
申请日：2019-09-16
Applicant: 성균관대학교산학협력단
IPC: H01L29/792 , H01L21/02 , H01L29/51
Abstract: 본발명에따른제1 실시예의부성미분저항소자제조방법은기판상에제1 반도체를형성시키는제1 단계; 상기제1 반도체의일측상부에접하도록제2 반도체를형성시키는제2 단계; 상기반도체의일측하부에접하도록제3 반도체를상기제2 반도체와소정간격만큼이격되게형성시키는제3 단계; 및상기제1 반도체의타측과기 제2 및제3 반도체가형성된일측에금속전극을형성시키는제4단계;를포함하여칩을차지하는부성미분저항소자의면적이크게증가하지않으면서 3개이상의논리상태를표현할수 있는다진법논리회로를구현하는데활용될수 있는효과가있다.
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公开(公告)号：KR102102252B1
公开(公告)日：2020-04-20
申请号：KR1020180039526
申请日：2018-04-05
Applicant: 성균관대학교산학협력단
IPC: H01L21/8238 , H01L29/737 , H01L29/66 , H01L29/43 , H01L21/3205
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公开(公告)号：KR102256017B1
公开(公告)日：2021-05-24
申请号：KR1020140010889
申请日：2014-01-28
Applicant: 삼성전자주식회사 , 성균관대학교산학협력단
IPC: H01L21/265 , H01L21/84
Abstract: 2차원반도체의도핑방법이개시된다. 개시된 2차원반도체의도핑방법은기판상에반도체층을형성하는단계와, 상기반도체층에이온을주입하는단계와, 상기반도체층상에 2차원반도체또는유기물반도체로이루어진도프층을형성하는단계와상기기판을열처리하여상기반도체층의상기이온을상기도프층으로확산시켜서상기도프층을도핑하는단계를포함한다.
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Patent Agency Ranking
公开(公告)号：KR102253452B1
公开(公告)日：2021-05-18
申请号：KR1020180121014
申请日：2018-10-11
Applicant: 성균관대학교산학협력단
IPC: B41M5/382 , C08L101/00 , C08L83/04
Abstract: 본발명의일 실시예에따른반데르발스힘을이용한박막필름전사방법은 (a) 제1 표면에너지를갖는고분자기재를형성하는단계; (b) 제2 표면에너지를갖는중합체층을형성하는단계; (c) 고분자기재상에박막물질을박리하는단계; (d) 중합체층을이용하여고분자기재상에박리된박막물질을제1 기판에전사하는단계; 및 (e) 제1 기판에전사된박막물질을제2기판에전사하는단계를포함하되, 제1 표면에너지보다제2 표면에너지가큰 것이다.
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公开(公告)号：KR1020210032240A
公开(公告)日：2021-03-24
申请号：KR1020190113760
申请日：2019-09-16
Applicant: 성균관대학교산학협력단
IPC: H01L29/792 , H01L21/02 , H01L29/51
Abstract: 본발명에따른제1 실시예의부성미분저항소자제조방법은기판상에제1 반도체를형성시키는제1 단계; 상기제1 반도체의일측상부에접하도록제2 반도체를형성시키는제2 단계; 상기반도체의일측하부에접하도록제3 반도체를상기제2 반도체와소정간격만큼이격되게형성시키는제3 단계; 및상기제1 반도체의타측과기 제2 및제3 반도체가형성된일측에금속전극을형성시키는제4단계;를포함하여칩을차지하는부성미분저항소자의면적이크게증가하지않으면서 3개이상의논리상태를표현할수 있는다진법논리회로를구현하는데활용될수 있는효과가있다.
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公开(公告)号：KR102211320B1
公开(公告)日：2021-02-03
申请号：KR1020190055291
申请日：2019-05-10
Applicant: 성균관대학교산학협력단 , 가천대학교 산학협력단
IPC: H01L45/00 , G06N3/063 , H01L29/772 , H01L21/8234
Abstract: 본발명은인간의뇌 신경망을모사하는시냅스소자및 이의제조방법에관한것이다. 본발명의일 실시예에따른멀티비트시냅스소자는, 전계효과트랜지스터(FET) 및상기전계효과트랜지스터에직렬연결된가변저항메모리(CBRAM)를포함하며, 상기전계효과트랜지스터는, 반도체채널층; 상기반도체채널층의양 단부에각각배치되는제 1 소오스/드레인및 제 2 소오스/드레인; 상기제 1 및제 2 소오스/드레인사이의상기반도체채널층상에배치되는게이트절연막; 상기게이트절연막상에배치되는유전체막; 및상기유전체막상에배치되는게이트전극을포함하며, 상기가변저항메모리의일 전극이상기트랜지스터의상기제 1 및제 2 소오스/드레인중 어느하나에연결되고, 상기유전체막은생체복합유전물질을포함할수 있다.
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公开(公告)号：KR102198344B1
公开(公告)日：2021-01-04
申请号：KR1020180174284
申请日：2018-12-31
Applicant: 연세대학교 산학협력단 , 성균관대학교산학협력단
IPC: H01L25/065 , H01L23/13 , H01L23/29 , H01L23/48 , H01L21/321 , H01L27/146
Abstract: 본발명은 3 차원적층소자제조방법에관한것이다. 본발명의일 실시예에따른 3 차원적층소자제조방법은제 1 베이스층, 상기제 1 베이스층상의제 1 희생층, 상기제 1 희생층상의적어도하나이상의제 1 소자가형성된제 1 반도체층 및상기제 1 반도체층을덮어상기제 1 소자를절연시키는제 1 페시베이션층을포함하는제 1 디바이스기판을준비하는단계; 상기제 1 디바이스기판의상기페시베이션층과대향되도록, 접합표면을갖는핸들기판을준비하는단계; 상기제 1 디바이스기판과상기핸들기판을서로접합시켜제 1 접합기판적층체를형성하는단계; 및상기제 1 접합기판적층체의상기제 1 희생층을선택적으로제거하여, 상기제 1 디바이스기판의제 1 반도체층과상기제 1 페시베이션층을상기핸들기판측으로전달하여상기제 1 반도체층의저면이노출되도록역전되어상기핸들기판상에접합된제 1 모놀리식소자기판을형성하는단계를포함할수 있다.
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公开(公告)号：KR102106721B1
公开(公告)日：2020-05-06
申请号：KR1020180169742
申请日：2018-12-26
Applicant: 연세대학교 산학협력단 , 성균관대학교산학협력단
IPC: H01L29/66 , H01L21/02 , H01L21/768 , H01L21/8234
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