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公开(公告)号：KR1019940005777B1
公开(公告)日：1994-06-23
申请号：KR1019910025367
申请日：1991-12-30
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: The circuit for varying a cache directory using first-in first-out (FIFO) includes a program device for generating combination signals, a FIFO for storing a bus address, first and second AND gates, and a flip-flop synchronized with a clock signal, thereby simplifying a circuit construction.
Abstract translation: 用于使用先进先出（FIFO）改变高速缓存目录的电路包括用于产生组合信号的程序设备，用于存储总线地址的FIFO，第一和第二与门以及与时钟信号同步的触发器 ，从而简化电路结构。
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公开(公告)号：KR1020110052962A
公开(公告)日：2011-05-19
申请号：KR1020090109719
申请日：2009-11-13
Applicant: 한국전자통신연구원
IPC: G06T7/40
CPC classification number: G06T7/13 , G06K9/4661 , G06T5/40 , G06T2207/20021
Abstract: PURPOSE: An apparatus and method of recognizing an object are provided to improve the reliability of an object recognition. CONSTITUTION: A control unit of a recognition apparatus receives a face image from a camera(S100). A search unit performs a search about the face image by block units(S200). The control unit extracts a feature vector based on edge histogram about the each block which is searched by the search unit(S300). A matching unit matches a pattern using the extracted feather vector(S400). The control unit recognizes a face region from the unit block(S500).
Abstract translation: 目的：提供识别对象的装置和方法，以提高对象识别的可靠性。 构成：识别装置的控制单元从摄像机接收面部图像（S100）。 搜索单元以块为单位执行关于脸部图像的搜索（S200）。 控制单元基于由搜索单元搜索的每个块的边缘直方图提取特征向量（S300）。 匹配单元使用提取的羽毛矢量匹配图案（S400）。 控制单元从单元块识别面部区域（S500）。
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公开(公告)号：KR100176073B1
公开(公告)日：1999-05-15
申请号：KR1019960065751
申请日：1996-12-14
Applicant: 한국전자통신연구원
IPC: G06F13/38
Abstract: 본 발명은 수신 연결망 인터페이스에 메시지가 수신된 후 그것을 CPU에게 알리기 위한 인터페이스 회로로서, 인터럽트와 폴링을 프로그램으로 선택할 수 있도록 한 개의 레지스터에 구현하고, 그것을 프로그램을 통하여 선택할 수 있도록 함으로써, 일반적인 메시지 처리뿐만 아니라 긴급하게 메시지 처리를 요하는 실시간 환경에서도 사용할 수 있도록 한 메시지 수신 레지스터에 관해 제시된다.
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Patent Agency Ranking
公开(公告)号：KR100150072B1
公开(公告)日：1998-10-15
申请号：KR1019950045771
申请日：1995-11-30
Applicant: 한국전자통신연구원
IPC: G06F15/16
CPC classification number: G06F13/1642
Abstract: 본 발명은 프로세서들을 병렬로 연결하여 많은 량의 컴퓨터 작업을 처리하기 위한 대단위 병렬처리 컴퓨터 시스템에서의 메모리 데이타 경로를 이중화하여 제어하기 위한 장치에 관한 것이다.
상호연결망과 연결된 다수개의 프로세싱 노드내에서 네트워크 인터페이스와 버스인터페이스가 단일 포트의 메모리로 접근을 요청할 때, 이중 경로 제어기(DPC)는 각 인터페이스에서의 메모리 접근 요청을 접근 순서에 따라 네트워크 큐나 버스 큐로 분리하여, 해당 어드레스와 데이타를 각 큐의 내부 큐에 저장한다.
이렇게 각 경로로 분리함으로써 단일 포트의 DRAM 이중 포트의 메모리 소자인 것처럼 사용할 수가 있는 것이다.
그리고 네트워크 큐나 버스 큐는 다단 큐를 구비하므로, 연속된 메모리 요청을 저장하게 되고, 그 저장된 네트워크 큐나 버스 큐의 읽기/쓰기 데이타를 DRAM 메모리로 이중 경로 제어기의 제어에 따라 전송하게 되는 것이다.
따라서, 본 발명은 네트워크와 버스쪽에서 발생되는 데이타 전송요구를 효과적으로 수행할 수가 있고, 시스템이 설치비용을 절감할 수 있으며, 동시에 시스템의 성능을 향상시키는 효과가 있다.-
公开(公告)号：KR100150071B1
公开(公告)日：1998-10-15
申请号：KR1019950042592
申请日：1995-11-21
Applicant: 한국전자통신연구원
IPC: G06F15/00
Abstract: 본 발명은 복수개의 노드 혹은 프로세서들이 상호연결망에 연결되어 있을 때, 노드 상호간에 패킷전송 프로토콜을 사용하여 메세지를 주고받을 때 상대편 노드에서 보낸 메세지를 수신하는 메세지 수신 인터페니스회로에 관한 것으로서, 상호연결망에서 접속되어 패킷단위의 데이터를 수신하기 위한 패킷 수신기, 수신된 패킷 단위의 데이터에서 메세지를 복원하기 위한 메세지 수신기, 패킷형태에 따라 서로 다른 버퍼를 사용할 수 있도록 메모리 공간을 제공하고, 이중 억세스 포트를 제공하여 상호연결망에서 패킷수신동작과 PCI 로컬버스를 통한 버퍼 내용의 억세스동작을 서로 중첩시켜 수행하는 DP-SRAM과, DP-SRAM의 서로 다른 영역에 위치한 버퍼의 내용을 패킷단위로 읽어 PCI 로컬버스로 보내거나, PCI 로컬버스에서 발생한 버퍼 억세스 요구에 응답� ��는 PCI 버스제어기로 구성된다.
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公开(公告)号：KR1019980047282A
公开(公告)日：1998-09-15
申请号：KR1019960065758
申请日：1996-12-14
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 바운더리 스캔 입출력 신호 연결 제어장치에 관한 것으로, JTAG(Joint Test Action Group)가 제안하는 IEEE 1149.1 시험 구조 표준을 만족하는 바운더리 스캔(Boundary Scan) 기능이 내장된 칩들이 여러개 장착된 보드에서, 각 칩들의 바운더리 스캔 경로를 일렬로 연결할 때, 연결되는 순서와 연결 경로에의 포함 여부를 임의로 구성, 변경할 수 있도록 한 회로로 레지스터 화일과 AND/OR 조합회로를 사용하여 임의의 바운더리 스캔 경로를 설정할 수 있어 시험성, 편의성, 신뢰성 면에서 우수한 효과가 있다.
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公开(公告)号：KR1019980047274A
公开(公告)日：1998-09-15
申请号：KR1019960065750
申请日：1996-12-14
Applicant: 한국전자통신연구원
IPC: H04L12/851 , H04L12/803
Abstract: 본 발명은 연결망 인터페이스 제어기에 관한 것으로, 버퍼에 저장되는 짧은 길이의 메시지를 CPU에 의하여 읽히거나 메모리로 옮기고 긴 길이의 메시지는 DMA 방식을 사용하여 CPU의 도움없이 지정된 어드레스의 메모리에 직접 저장하는 두가지의 방식을 모두 제공하여 짧은 길이의 메시지에 대하여 긴급한 CPU 서비스를 보장받을 수 있고, 긴 메시지에 대하여 CPU 부하를 줄일 수 있는 수신 연결망 인터페이스의 구조가 제시된다.
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公开(公告)号：KR1019980045900A
公开(公告)日：1998-09-15
申请号：KR1019960064145
申请日：1996-12-11
Applicant: 한국전자통신연구원
IPC: G06F13/40
Abstract: 본 발명은 주변소자연결(PCI) 버스 응답 장치에 관한 것으로, 외부 메모리 자원의 늦은 동작 속도로 인해 발생되는 PCI 버스와 메모리 자원간의 인터페이스 시간차를 최소화시키기 위한 주변소자연결 버스 응답 장치에 관한 것이다.
본 발명은 늦은 접근시간을 갖는 메모리를 읽는 PCI 사이클인 경우 우선 PCI 버스 요청기에게 다시 시도하게 하고 지역 메모리 자원을 읽는다. 즉 메모리 읽기를 내부에서 진행시켜 다시 PCI 버스 요청기가 메모리 자원을 요구하면 읽어온 데이터를 즉시 제공한다. 또한 메모리를 쓰는 PCI 사이클인 경우 쓰기 데이터만을 바로 PCI 요청기로부터 받는 즉시 쓰기 사이클을 종료시키고 내부에서는 쓰기 사이클을 계속 진행시킨다. 결국 더이상 PCI 버스를 점유하는 경우를 방지하고 PCI 버스 상에서 보이지 않는 사이클을 진행시켜 전체적으로 시스템의 성능을 향상시킨다.
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