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公开(公告)号：KR1019920010847B1
公开(公告)日：1992-12-19
申请号：KR1019890012337
申请日：1989-08-29
Applicant: 한국전자통신연구원
IPC: H01L27/108
Abstract: The method for increasing the size of a storage node comprises the steps of defining an active area on a P type silicon substrate (1), implanting B ions into the substrate (1) excluding the active area to form a P-plus doping layer (5) to form a field oxide film (4) thereon, forming first and second gate electrodes at the active area, implanting and heat-treating impurities into the active area excluding the electrodes region to form an n-plus doping layer (1a) as a source and drain region, forming a bit line (10) between the first and second gate electrodes, forming a first storage node (14) thereon, and forming a capacitor plate (17) thereon to form a second storage node (20) thereon.
Abstract translation: 用于增加存储节点尺寸的方法包括以下步骤：在P型硅衬底（1）上限定有源区，将B离子注入衬底（1）中，排除有源区以形成P +掺杂层 5）在其上形成场氧化物膜（4），在有源区域形成第一和第二栅电极，将杂质注入和热处理到除了电极区域之外的有源区，以形成n +掺杂层（1a） 源极和漏极区域，在第一和第二栅电极之间形成位线（10），在其上形成第一存储节点（14），并在其上形成电容器板（17），以在其上形成第二存储节点（20） 。
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公开(公告)号：KR1019920010630A
公开(公告)日：1992-06-26
申请号：KR1019900017910
申请日：1990-11-06
Applicant: 한국전자통신연구원
IPC: G11C11/401
Abstract: 내용 없음.
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公开(公告)号：KR1019920004762B1
公开(公告)日：1992-06-15
申请号：KR1019880017983
申请日：1988-12-30
IPC: H01L29/78
Abstract: A sacrificial oxide layer (12), a first nitride layer (23) and a silicon oxide layer (24) are successively deposited upon a p type silicon substrate (1). These layers are etched using a photo- sensitive etch resistant layer as the mask, and a second nitride layer (26) is deposited to etch it into a required pattern. Then an ion implantation is carried out into the substrate (1), and an isolating oxide layer (2) is formed. Then the sacrificial oxide layer (22) and the second nitride layer (26) are removed, and source/drain regions (5,6) are formed. Then a gate oxide layer is formed, and a gate electrode (4) is formed by depositing a polycrystalline silicon and by ion-implanting arsenic.
Abstract translation: 牺牲氧化物层（12），第一氮化物层（23）和氧化硅层（24）依次沉积在p型硅衬底（1）上。 使用光敏抗蚀层作为掩模蚀刻这些层，并且沉积第二氮化物层（26）以将其蚀刻成所需图案。 然后，对基板（1）进行离子注入，形成隔离氧化物层（2）。 然后去除牺牲氧化物层（22）和第二氮化物层（26），并且形成源极/漏极区域（5,6）。 然后形成栅极氧化层，并且通过沉积多晶硅并通过离子注入砷形成栅电极（4）。
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公开(公告)号：KR1019920004369B1
公开(公告)日：1992-06-04
申请号：KR1019890017060
申请日：1989-11-23
Applicant: 한국전자통신연구원
IPC: H01L27/108
Abstract: The method comprises the steps of defining an active region on a silicon substrate (1) by using LOCOS or SWAMI (side wall isolation), forming a transistor, a poly-side layer (10) for bit line and a silicon nitride film (11) of etch stopper on the substrate, etching so defining the contact part (15) between the source portion of the transistor and a storage electrode to form a grid-shaped oxide film (16) with minimum line width, forming a polysilicon side wall electrode (17) to apply a liquid photorest film (18) thereon to etch the top of the side wall electrode (17), removing the photoresist film (18) to form a dielectric film (19) for capacitor and a plate electrode (20). The method increases the area of capacitor.
Abstract translation: 该方法包括以下步骤：通过使用LOCOS或SWAMI（侧壁隔离）在硅衬底（1）上限定有源区，形成晶体管，用于位线的多边层（10）和氮化硅膜（11 ），蚀刻从而限定晶体管的源极部分和存储电极之间的接触部分（15），以形成具有最小线宽的栅格氧化膜（16），形成多晶硅侧壁电极 （17），以在其上施加液体光肖像薄膜（18）以蚀刻侧壁电极（17）的顶部，去除光致抗蚀剂膜（18）以形成用于电容器的电介质膜（19）和平板电极（20） 。 该方法增加了电容器的面积。
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公开(公告)号：KR100170475B1
公开(公告)日：1999-03-30
申请号：KR1019950052672
申请日：1995-12-20
Applicant: 한국전자통신연구원
IPC: H01L21/76
Abstract: 본 발명은 에스오아이 모스트랜지스터의 소자 격리방법에 관한 것으로서 매몰산화막 및 실리콘층을 갖는 실리콘기판으로 이루어진 SOI 기판 상에 완충 산화막과 실리콘 질화막을 증착한 후 포토리쏘그래피 방법에 의해 활성영역을 한정하는 공정과, 상술한 구조의 전 표면에 상기 활성영역보다 두꺼운 격리 산화막을 증착하는 공정과, 상기 활성영역의 상부에 상기 격리산화막의 측벽과 소정 거리 이격된 감광막을 형성하는 공정과, 상기 감광막의 가장자리가 흘러 내려 상기 격리산화막의 측벽을 감싸도록 열처리하는 공정과, 상기 격리산화막의 노출된 부분을 제거하여 상기 실리콘 질화막을 노출시키는 공정과, 상기 감광막을 제거하고 상기 열산확이 노출되도록 상기 실리콘 질화막을 제거하는 공정과, 상기 활성영역이 노출되도록 완충산화막을 제 거하고 상기 활성영역의 노출된 부분을 열산화시켜 게이트 산화막을 형성한 후 상기 게이트 산화막의 상부에 게이트를 형성하는 공정을 구비한다.
따라서, 채널 영역으로 이용되는 활성영역의 주위에 소자를 격리하기 위한 격리산화막을 활성영역의 두께로 형성하여 활성영역의 측면으로 전류가 누설되는 것을 감소시킬 수 있다.-
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公开(公告)号：KR1019970009033B1
公开(公告)日：1997-06-03
申请号：KR1019930027023
申请日：1993-12-09
IPC: H01L27/082
Abstract: The device is characterized by the features that the surroundings of a transistor pillar(6) are etched, and a base region is located in the middle of an N first heavily doped impurity layer(7) and an N second heavily doped impurity layer(20), and a base electrode is buried in a silicon substrate. The method is for reducing the parasitic junction capacitance of the base electrode and having the bidirectional operation characteristics of the transistor.
Abstract translation: 该器件的特征在于蚀刻晶体管柱（6）的周围，并且基极区域位于N个第一重掺杂杂质层（7）和N个第二重掺杂杂质层（20）的中间 ），并且将基极埋设在硅衬底中。 该方法是用于减小基极的寄生结电容并具有晶体管的双向工作特性。
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公开(公告)号：KR1019960026949A
公开(公告)日：1996-07-22
申请号：KR1019940035477
申请日：1994-12-21
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 고속고집적 반도체장치 구조 및 그 제조방법에 관한 것으로 고속고집적 및 높은 신뢰성을 요구하는 정보통신용 집적회로에 응용가능한 기술이다.
본 발명에 의해 제작된 고속고집적 반도체장치는 소오스/드레인 영역이 주변의 산화막에 접하고 있어 기생접합 용량문제가 해결될 수 있을 뿐 아니라 활성영역과 비활성영역이 단차없이 수평면에 놓이게 되어 짧은 채널 길이(0.5㎛이하)를 갖는 게이트 다결정 실리콘의 형성이 용이해진다.
이와 같이 소오스/드레인을 산화막으로 둘러싸는 방법에는 SOl(silicon on insulator) 기판을 이용하는 방법도 있으나, 이의 단점은 실리콘기판보다 가격이 비쌀 뿐 아니라, 실리콘기판 접촉을 만들 수 없는 단점이 있다.
또한 소오스/드레인 접합이 산화막으로 둘러싸여 현재 메모리소자에서 신뢰성에 문제가 되는 고에너지 입자(
-입자)에 의한 영향을 제거할 수 있게 된다.
위와 같은 효과로 인해 본 발명의 반도체장치를 이용하면 짧은 채널 길이를 갖는 신뢰성 있는 메모리소자 및 고속의 집적회로 제조가 용이해진다.
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