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公开(公告)号：KR100617304B1
公开(公告)日：2006-08-30
申请号：KR1020040108976
申请日：2004-12-20
Applicant: 한국전자통신연구원
IPC: H01L21/8247
Abstract: 상변화 메모리 소자의 제조방법을 제공한다. 본 발명은 리소그래피 장비를 폴리실리콘층을 패터닝하여 폴리실리콘 패턴을 형성하고, 폴리실리콘 패턴을 산화시켜 임계선폭이 작은 폴리실리콘 패턴을 형성한다. 상기 임계선폭이 작은 폴리실리콘 패턴을 이용하여 금속 마스크막에 미세홀을 형성할 수 있고, 상기 미세홀에 의해 절연층에 미세 접점을 형성할 수 있다. 따라서, 본 발명은 상기 미세 접점 형성 공정을 이용하여 저소비전력형 고밀도 상변화 메모리 소자를 제조할 수 있다.
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公开(公告)号：KR100470834B1
公开(公告)日：2005-03-10
申请号：KR1020020073313
申请日：2002-11-23
Applicant: 한국전자통신연구원
IPC: H01L27/105
Abstract: 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 제조방법을 제공한다.본 발명은 반도체 기판 상에 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 순차적으로 적층된 확산 차폐층을 형성하는 것을 포함한다. 상기 확산 차폐층 상에 비스무스-란탄-티타늄-산화물을 포함하는 금속 유기물 용액을 코팅한 후, 상기 코팅된 금속 유기물 용액을 건조시켜 금속 유기물을 형성한다. 상기 금속 유기물을 450℃ 내지 550℃ 온도에서 1차 열처리하여 후에 형성되는 강유전체막의 c축 방향의 결정성을 증가시킨다. 상기 1차 열처리된 금속 유기물을 2차 열처리함으로써 상기 금속 유기물을 결정화시켜 비스무스-란탄-티타늄-산화물로 구성된 강유전체막을 형성한다. 상기 강유전체막 상에 상부 전극을 형성한다. 본 발명은 적절한 확산 차폐층의 선택과 강유전체막의 제조 방법을 최적화하여 강유전체 메모리 전계 효과 트랜지스터의 특성을 향상시킬 수 있다.
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公开(公告)号：KR1020040045512A
公开(公告)日：2004-06-02
申请号：KR1020020073313
申请日：2002-11-23
Applicant: 한국전자통신연구원
IPC: H01L27/105
Abstract: PURPOSE: A gate stack of a ferroelectric memory FET(Field Effect Transistor) and a manufacturing method thereof are provided to be capable of optimizing the electrical characteristics of the device. CONSTITUTION: A gate stack(25) of a ferroelectric memory FET is provided with a semiconductor substrate(11) and a diffusion barrier(19) formed on the semiconductor substrate. At this time, the diffusion barrier is completed by sequentially forming a silicon oxide layer(13), a silicon nitride layer(15), and a silicon oxide layer(17). The gate stack further includes a Bi-La-Ti-O ferroelectric layer(21) formed on the diffusion barrier and an upper electrode(23) formed on the ferroelectric layer. Preferably, a (BixLa1-x)4Ti3O12 layer is used as the ferroelectric layer.
Abstract translation: 目的：提供铁电存储FET（场效应晶体管）的栅极叠层及其制造方法，能够优化器件的电气特性。 构成：铁电存储器FET的栅极堆叠（25）设置有形成在半导体衬底上的半导体衬底（11）和扩散阻挡层（19）。 此时，通过依次形成氧化硅层（13），氮化硅层（15）和氧化硅层（17）来完成扩散阻挡层。 栅堆叠还包括形成在扩散阻挡层上的Bi-La-Ti-O铁电层（21）和形成在强电介质层上的上电极（23）。 优选使用（BixLa1-x）4Ti3O12层作为铁电体层。
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Patent Agency Ranking
公开(公告)号：KR100889743B1
公开(公告)日：2009-03-24
申请号：KR1020060124118
申请日：2006-12-07
Applicant: 한국전자통신연구원
IPC: H01L27/115
CPC classification number: H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/143 , H01L45/144 , H01L45/1666
Abstract: 본 발명에 따른 상변화 메모리는 반도체 기판 위의 게이트 전극 및 상기 게이트 전극 양 옆으로 상기 반도체 기판에 형성된 제1 및 제2 불순물 영역을 포함하는 트랜지스터; 상기 제1 불순물 영역과 전기적으로 연결되는 비트라인; 및 상기 제2 불순물 영역과 전기적으로 연결되는 상변화 저항소자를 포함하되, 상기 상변화 저항소자는 도핑된 SiGe 층으로 형성된 하부 전극; 상기 하부 전극과 접촉하는 상변화층; 및 상기 상변화층과 연결된 상부 전극을 포함한다.
하부 전극으로 비저항이 높고, 열전도도가 낮은 도핑된 SiGe 를 채용함으로써 리셋 전류를 줄일 수 있고, 상변화 메모리 전체의 전력 소모를 줄일 수 있다.
상변화 메모리, 리셋 전류, 하부 전극, SiGe-
公开(公告)号：KR100833505B1
公开(公告)日：2008-05-29
申请号：KR1020060122600
申请日：2006-12-05
Applicant: 한국전자통신연구원
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L45/06 , H01L45/1233 , H01L45/143 , H01L45/144 , H01L45/1666 , H01L45/1691
Abstract: A phase change memory device which has a small contact between a phase change layer and a heating electrode, and a manufacturing method thereof are provided to decrease contact size and reset current by forming the heating electrode which has an upper end shorter than a lower end. The plural lower part electrodes(102a,102b) are formed on a semiconductor substrate(100). The plural heating electrodes(112a,112b) which have lower ends of shorter length than upper ends are formed on the lower electrodes. The plural phase change layers(114a,114b) are formed adjacent to the upper end of the heating electrode. The plural upper part electrodes(124a,124b) are formed on the phase change layers.
Abstract translation: 提供了相变层和加热电极之间具有小接触的相变存储器件及其制造方法，其通过形成上端短于下端的加热电极来减小接触尺寸和复位电流。 多个下部电极（102a，102b）形成在半导体衬底（100）上。 在下部电极上形成多个长度比上端短的端部的加热电极（112a，112b）。 多个相变层（114a，114b）与加热电极的上端相邻地形成。 在相变层上形成多个上部电极（124a，124b）。
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公开(公告)号：KR100825767B1
公开(公告)日：2008-04-29
申请号：KR1020070043800
申请日：2007-05-04
Applicant: 한국전자통신연구원
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L45/06 , G11C13/0004 , H01L45/1233 , H01L45/143 , H01L45/144
Abstract: A PRAM(Phase change RAM) device and a method for manufacturing the same are provided to enhance reliability by using a heat-radiating layer having an optimum heat-radiating characteristic. A PRAM device comprises a lower electrode(110) formed on a semiconductor substrate, an upper electrode(150) formed on the lower electrode, and a PRAM layer formed between the lower electrode and the upper electrode. A heat-radiating layer(120) is formed between the upper electrode or the lower electrode and the PRAM. The heat-radiating layer includes a first heat-radiating layer(121) and a second heat-radiating layer(122). The first heat-radiating layer comes in contact with the PRAM layer. The second heat-radiating layer comes in contact with the first heat-radiating layer and is positioned between the first heat-radiating layer and the upper electrode or the lower electrode.
Abstract translation: 提供PRAM（相变RAM）装置及其制造方法，以通过使用具有最佳散热特性的散热层来提高可靠性。 PRAM器件包括形成在半导体衬底上的下电极（110），形成在下电极上的上电极（150）和形成在下电极和上电极之间的PRAM层。 在上电极或下电极与PRAM之间形成散热层（120）。 散热层包括第一散热层（121）和第二散热层（122）。 第一散热层与PRAM层接触。 第二散热层与第一散热层接触并位于第一散热层与上电极或下电极之间。
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公开(公告)号：KR100785807B1
公开(公告)日：2007-12-13
申请号：KR1020060122550
申请日：2006-12-05
Applicant: 한국전자통신연구원
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L45/06 , H01L45/1233 , H01L45/143 , H01L45/144
Abstract: A method of fabricating a phase change memory device for obtaining high integration without a gap fill process is provided to reduce a manufacturing cost by reducing the number of processes without increasing the gap-fill process. A lower electrode(102) is formed on an upper surface of a semiconductor substrate(100). A heating electrode(104) is formed on an upper surface of the lower electrode. An intermediate insulating layer higher than a top part of the heating electrode is formed on a front surface of the semiconductor substrate having the lower electrode and the heating electrode. A buried insulating layer(106a) is formed by planarizing the interlayer dielectric in order to expose the heating electrode. A phase change layer(108) is formed on the heating electrode. An upper electrode(116) is formed on the phase change layer.
Abstract translation: 提供一种制造用于在没有间隙填充处理的情况下获得高集成度的相变存储器件的方法，以通过在不增加间隙填充处理的情况下减少工艺数量来降低制造成本。 在半导体衬底（100）的上表面上形成下电极（102）。 在下电极的上表面上形成加热电极（104）。 在具有下电极和加热电极的半导体衬底的前表面上形成高于加热电极顶部的中间绝缘层。 通过使层间电介质平坦化以使加热电极露出而形成掩埋绝缘层（106a）。 在加热电极上形成相变层（108）。 上电极（116）形成在相变层上。
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公开(公告)号：KR100753842B1
公开(公告)日：2007-08-31
申请号：KR1020060085826
申请日：2006-09-06
Applicant: 한국전자통신연구원
IPC: H01L27/115 , H01L21/8247
Abstract: 상변화 메모리 소자를 제공한다. 본 발명은 상변화층 패턴을 포함하는 상변화 메모리부와, 상기 상변화 메모리부의 상변화층 패턴에 레이저빔을 국부적으로 집속하는 레이저빔 집속부와, 상기 레이저빔을 발생시켜 상기 레이저빔 집속부로 상기 레이저빔을 방출하는 반도체 레이저부를 포함하여 이루어진다. 이에 따라, 본 발명의 상변화 메모리 소자는 셋 및 리셋 동작시 국부적으로 인가되는 레이저빔을 이용하기 때문에, 소비 전력을 줄이면서도 단위 셀의 동작시에 발생한 열이 인접 셀에 영향을 주어 인접 메모리 셀에 저장된 정보를 파괴하거나 변경시키지 않는다.
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