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公开(公告)号：KR1020070059857A
公开(公告)日：2007-06-12
申请号：KR1020060050320
申请日：2006-06-05
Applicant: 한국전자통신연구원
IPC: H03M3/04
CPC classification number: H03M3/50 , H03M2201/61 , H03M2201/6372 , H03M2201/8152
Abstract: A multi-bit sigma delta modulator with one DAC capacitor and a DAC(Digital-Analog Converter) for the multi-bit sigma delta modulator are provided to increase the number of output levels of the DAC by expanding the DAC capacitor. A multi-bit sigma delta modulator includes an operation amplifier(21), a sampling capacitor(22), an integration capacitor(23), a DAC capacitor(24), switches(25,26,27), and a switching controller(28). The sampling capacitor(22) is connected between the first switch(26) and an input terminal of the operation amplifier(21). The first switch(26) is connected between the input terminal of the operation amplifier(21) and a ground. The second switch(27) is connected between an input(IN) and the sampling capacitor(22). The integration capacitor(23) connects an output(OUT) and the input terminal of the operation amplifier(21) to form a negative feedback loop. The DAC capacitor(24) is connected between the DAC switch(25) and the input terminal of the operation amplifier(21). The DAC switch(25) connects reference voltages(Vrefp,Vcm,Vrefn) to the DAC capacitor(24) for a DAC of a switched capacitor structure to perform a desired operation. The switching controller(28) controls operation of the DAC switch(25) by generating a control signal according to an ADC output code of a modulator.
Abstract translation: 提供具有一个DAC电容器的多位Σ-Δ调制器和用于多位Σ-Δ调制器的DAC（数模转换器），以通过扩展DAC电容器来增加DAC的输出电平数量。 多位Σ-Δ调制器包括运算放大器（21），采样电容器（22），积分电容器（23），DAC电容器（24），开关（25,26,27）和开关控制器 28）。 采样电容器（22）连接在第一开关（26）和运算放大器（21）的输入端子之间。 第一开关（26）连接在运算放大器（21）的输入端和地之间。 第二开关（27）连接在输入（IN）和采样电容器（22）之间。 积分电容器（23）连接输出（OUT）和运算放大器（21）的输入端，以形成负反馈回路。 DAC电容器（24）连接在DAC开关（25）和运算放大器（21）的输入端子之间。 DAC开关（25）将用于开关电容器结构的DAC的参考电压（Vrefp，Vcm，Vrefn）连接到DAC电容器（24）以执行期望的操作。 开关控制器（28）通过根据调制器的ADC输出代码产生控制信号来控制DAC开关（25）的操作。
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公开(公告)号：KR100673483B1
公开(公告)日：2007-01-24
申请号：KR1020040097479
申请日：2004-11-25
Applicant: 한국전자통신연구원
CPC classification number: H03M1/0604 , H03M1/1215 , H03M1/167 , H03M1/804
Abstract: 본 발명의 다중 경로 아날로그 디지털 변환기는 별도의 오프셋 보정회로의 추가 없이, 우수한 오프셋 제거를 달성한다.
다중 파이프 라인 아날로그 디지털 변환기는 아날로그 디지털 변환기 및 멀티 플라잉 디지털 아날로그 변환기를 포함하며, 상기 멀티 플라잉 디지털 아날로그 변환기는 샘플링 구간 동안 증폭기의 동작을 최적화 하거나, 증폭기의 보상 커패시터의 용량을 증가시키거나, 증폭기에 인가되는 바이어스 전류를 조절함으로써 오프셋을 효과적으로 제거할 수 있다.-
公开(公告)号：KR100460700B1
公开(公告)日：2004-12-09
申请号：KR1020020062748
申请日：2002-10-15
Applicant: 한국전자통신연구원
IPC: H03M1/12
Abstract: PURPOSE: A method for correcting a digital error of an analog/digital converter is provided to simplify an error correction process and minimize the power consumption by using a characteristic of a folding signal to divide a region of low bits and correcting errors of high bits according to the divided regions. CONSTITUTION: A low bit coding region is divided into four regions according to an odd number state and an even number state of predicting high bits. A coding process for low bits is performed. A coded result of the low bits is compared with the state of predictive high bits. The sum of the coded low bits and the predicting high bits is outputted if the coded result of the low bits corresponds to the state of predictive high bits. The sum of the coded low bits and the corrected high bits is outputted if the coded result of the low bits does not correspond to the state of predictive high bits.
Abstract translation: 目的：提供一种用于校正模/数转换器的数字误差的方法，以通过使用折叠信号的特性来分割低位区域并校正高位误差来简化纠错处理并使功耗最小化 到分裂的地区。 组成：低位编码区根据预测高位的奇数状态和偶数状态被分成四个区域。 执行低位的编码处理。 将低位的编码结果与预测高位的状态进行比较。 如果低位的编码结果对应于预测高位的状态，则输出编码低位和预测高位的总和。 如果低位的编码结果不对应于预测高位的状态，则输出编码低位和校正高位的总和。
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公开(公告)号：KR1020030039915A
公开(公告)日：2003-05-22
申请号：KR1020010071309
申请日：2001-11-16
Applicant: 한국전자통신연구원
IPC: H03M1/66
CPC classification number: H03K17/102 , H03K17/04106 , H03M1/742
Abstract: PURPOSE: A circuit for driving a current cell of a digital-analog converter is provided to minimize the glitch noise of a current cell by reducing the driving swing width of the current cell by limiting the voltage of the differential control signal to the predetermined voltage level by constructing the voltage limiter on the front end of the current cell. CONSTITUTION: A circuit for driving a current cell of a digital-analog converter provided with a current cell driving circuit(100) for generating a first and a second differential control signals and a current cell(200) for operating as a current source in response to the first and the second differential control signal includes a latch device(110) provided into the current cell driving circuit(100) for outputting the first and the second latch signals by latching the signal inputted in response to the clock signal and a voltage limiter(120) for outputting the first and the second differential control signals by limiting the first and the second latch signals to a predetermined level.
Abstract translation: 目的：提供一种用于驱动数模转换器的当前单元的电路，用于通过将差分控制信号的电压限制到预定的电压电平来减小当前单元的驱动摆幅来最小化当前单元的毛刺噪声 通过在当前单元的前端上构造限压器。 构成：用于驱动具有用于产生第一和第二差分控制信号的当前单元驱动电路（100）的驱动数模转换器的电流单元的电路，以及用作响应的电流源的当前单元（200） 第一差分控制信号和第二差分控制信号包括设置在当前单元驱动电路（100）中的锁存装置（110），用于通过锁存响应于时钟信号输入的信号来输出第一和第二锁存信号;以及电压限制器 （120），用于通过将第一和第二锁存信号限制到预定电平来输出第一和第二差分控制信号。
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公开(公告)号：KR100827268B1
公开(公告)日：2008-05-07
申请号：KR1020060089083
申请日：2006-09-14
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1225 , H03M1/168
Abstract: 본 발명은 증폭기 공유 구조의 멀티-비트 파이프라인 아날로그-디지털 변환기에 관한 것으로, 입력된 아날로그 전압을 샘플링 및 홀딩하여 입력 전압의 샘플링 오차를 제거하는 SHA; 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력하는 제 1 내지 K (K≥2인 정수) 스테이지의 N(N≥1인 정수)-비트 플래시 ADC(Analog-to-Digital Converter); 상기 N-비트 플래시 ADC로부터 출력되는 디지털 신호와 이전 스테이지의 출력신호의 차이를 다시 아날로그 신호로 변환하여 출력하는 제 1 내지 K 스테이지의 N-비트 MDAC(Multiplying Digital-to-Analog Converter); 제 1 클럭에서 상기 제 1 스테이지의 N-비트 MDAC의 출력에 연결되고 제 2 클럭에서 상기 SHA의 출력에 연결되는 3단 증폭기를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 멀티-비트 파이프라인 ADC에 있어서 전력 소모가 많은 SHA와 제 1 스테이지의 MDAC간에 증폭기를 공유하는 것이 가능하게 되며, 이에 따라 전력 소모를 최소화하고 칩 면적을 감소시킬 수 있는 효과가 있다.
파이프라인, 아날로그-디지털 변환기, ADC, 증폭기, 공유, SHA, MDAC-
Patent Agency Ranking
公开(公告)号：KR100575102B1
公开(公告)日：2006-05-03
申请号：KR1020040011197
申请日：2004-02-20
Applicant: 한국전자통신연구원
IPC: H03M1/14
Abstract: 본 발명은 아날로그-디지털 변환기에 관한 발명이다. 특히, 파이프라인 폴딩 구조의 아날로그-디지털 변환기에 관한 발명이다.
본 발명에 의한 파이프라인 폴딩 구조의 아날로그-디지털 변환기는 아날로그 입력 전압을 샘플링하여 출력하는 제 1 샘플-앤드-홀드부, 기준전압들을 발생시키는 기준전압 발생기, 상기 제 1 샘플-앤드-홀드부의 출력에 각 기준전압을 뺀 값들을 증폭하여 출력하되, 증폭기의 비대칭성으로 인한 오프셋의 영향을 제거한 선행 증폭기, 상기 선행 증폭기의 출력을 폴딩하여 출력하는 제 1 폴더, 상기 제 1 폴더의 출력을 샘플링하여 출력하는 제 2 샘플-앤드-홀드부, 상기 제 2 샘플-앤드-홀드부의 출력을 폴딩하여 출력하는 제 2 폴더, 및 상기 선행 증폭기의 출력 및 상기 제 2 폴더의 출력값을 비교 연산하여 디지털 출력값을 구하는 비교기를 포함한다.
본 발명에 의한 파이프라인 폴딩 구조의 아날로그-디지털 변환기는 특히 소자의 부정합으로 의하여 발생하는 오프셋을 제거함으로써, 고해상도의 아날로그-디지털 변환기를 구현할 수 있다는 장점이 있다.
폴딩(folding), 아날로그-디지털 변환기(analog-to-digital converter), 서브레인징(subraging).-
公开(公告)号：KR1020060006501A
公开(公告)日：2006-01-19
申请号：KR1020040055571
申请日：2004-07-16
Applicant: 한국전자통신연구원
IPC: H03M1/74
Abstract: 본 발명은 전류셀 구동 방식의 디지털-아날로그 변환기에서 전류셀 소자간 부정합에 무관하게 1 비트의 해상도를 확장시킨 전류셀 구동 방식의 디지털-아날로그 변환기에 관한 것이다. 본 발명에 따른 전류셀 구동 방식의 디지털-아날로그 변환기는, N비트의 디지털 입력신호(D
IN )를 수신하여 2개의 N-1 비트 디지털 신호(D
IN1 ,
D
IN2 )로 변환하는 디코더; 상기 디지털 신호(D
IN1 ,
D
IN2 )에 기초한 전류량을 제공하는 M(= 2
N-1 )개의 전류셀; 상기 2개의 N-1 비트의 디지털 입력신호(D
IN1 ,
D
IN2 )에 기초한 전류량에 대응하는 제1 및 제2 아날로그 전압을 제1 및 제2 클럭신호(Q
1 , Q
2 )에 따라 각각 출력하는 전류셀 구동부; 및 상기 제1 및 제2 클럭신호를 기준으로 상기 제1 및 제2 아날로그 전압을 샘플링 및 홀딩하여 글리치가 제거된 신호를 출력하는 샘플링/홀딩 증폭 회로를 포함한다. 본 발명에 따르면, 최종 출력신호의 해상도 확장이 가능하고, 부가적인 회로에 의하여 기존의 전류셀 구동 방식의 변환기 출력단에 발생하는 글리치의 영향을 최소화함으로써 소모 전류를 줄일 수 있다.
디지털-아날로그 변환기, 전류셀 구동, 해상도, 확장-
公开(公告)号：KR1020090038679A
公开(公告)日：2009-04-21
申请号：KR1020070104108
申请日：2007-10-16
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1225 , H03M1/167
Abstract: An apparatus and a method for algorithmic digital analog converting are provided to reduce the electricity of being used in the algorithmic digital-to-analog changing apparatus. An algorithmic digital to analog converter comprises an SHA(101), an MDAC(Multiplying Digital Analog Converter)(103), the first, second, and third flash ADCs(105,107,109) and a digital correction circuit(111). The SHA samples the analog signal received from the outside and holds and outputs. The MDAC calculates the difference of the analog signal of the former step and the digital signal of the current step, and delivers the to the next step. The first, second and third flash ADCs convert the analog signal outputted from the MDAC into the digital signal and output the first digital signal to the MDAC. The digital correction circuit corrects the signal outputted from the flash ADC and outputs the digital signal of the overlapped n-bit.
Abstract translation: 提供了一种用于算法数字模拟转换的装置和方法，以减少在算法数模转换装置中使用的电能。 算法数模转换器包括SHA（101），MDAC（乘法数字模拟转换器）（103），第一，第二和第三闪存ADC（105,107,109）和数字校正电路（111）。 SHA对从外部接收的模拟信号进行采样并保持和输出。 MDAC计算前一步骤的模拟信号与当前步骤的数字信号的差异，并传送到下一步。 第一，第二和第三闪存ADC将从MDAC输出的模拟信号转换为数字信号，并将第一数字信号输出到MDAC。 数字校正电路校正从闪存ADC输出的信号，并输出重叠n位的数字信号。
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公开(公告)号：KR100850749B1
公开(公告)日：2008-08-06
申请号：KR1020060121756
申请日：2006-12-04
Applicant: 한국전자통신연구원
IPC: H03M1/44
Abstract: 본 발명은 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기에 관한 것으로, 본 발명에 따른 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기는, 입력된 아날로그 전압을 샘플링 및 홀딩하는 SHA; 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력하는 n+1개의 B-비트 플래시 ADC(Analog-to-Digital Converter); 상기 B-비트 플래시 ADC로부터 출력되는 디지털 신호와 이전 단의 출력신호의 차이를 다시 아날로그 신호로 변환하여 출력하는 n개의 B-비트 MDAC(Multiplying Digital-to-Analog Converter); 및 해상도(Dres)와 동작주파수(Ds)에 따라 상기 플래시 ADC 및 상기 MDAC을 제어하는 n비트의 제어신호(D
C1 ~D
Cn )를 생성하는 모드 제어 회로를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 요구되는 해상도와 동작주파수에 따라 파이프라인의 단수와 신호 경로를 제어하여 동작 모드를 변경시킴으로써 해당 동작 조건에서의 전력소모를 최소화하고 다양한 방식의 신호처리가 가능하게 되는 효과가 있다.
아날로그-디지털 변환기 (analog-to-digital converter), 프로그래머블 (programmable), 파이프라인 (pipeline), 재구성형 (reconfigurable)-
公开(公告)号：KR100850747B1
公开(公告)日：2008-08-06
申请号：KR1020060123205
申请日：2006-12-06
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/0678 , H03M1/162
Abstract: 본 발명은 알고리즘 아날로그-디지털 변환기에 관한 것으로, 하나의 아날로그 입력신호에 대하여 서로 다른 캐패시터 연결을 통해 두개의 디지털 출력을 얻어내고 그 디지털 출력신호를 더하여 최종 출력값을 얻어냄으로써, 캐패시터에 의한 부정합요소를 제거하여 캐패시터 부정합에 의한 선형성 제한을 최소화할 수 있는 것을 특징으로 한다. 또한, 본 발명의 알고리즘 아날로그-디지털 변환기는, 높은 해상도를 요구하는 주기에서는 동작주파수를 느리게 하고, 낮은 해상도를 요구하는 주기에서는 동작주파수를 빠르게 함으로써, 요구되는 해상도에 따라 동작 클럭 주파수를 다르게 하여 전력소모를 최소화할 수 있는 것을 특징으로 한다.
아날로그-디지털 변환기, ADC, analog-to-digital converter, 알고리즘, Algorithmic
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