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公开(公告)号：KR1019910005371B1
公开(公告)日：1991-07-29
申请号：KR1019880010463
申请日：1988-08-17
Applicant: 한국전자통신연구원
IPC: H01L29/70
Abstract: High speed semiconductor device for computer and communication is manufactured by: forming a N+-collector (107) after isolating the device using the oxide layer (108) and polycrystalline silicon (109); depositing the polycrystalline silicon (117) after forming the emittery region by mask processing followed by etching the oxide films; forming P+-imactive base region by etching the polycrystalline silicon films; forming a P- active base region by rapid thermal annealing the silicon deposited on the boron silicate glass (119) after ion-dry etching through the mask process for forming a base electrode of P+-polycrystalline Si with low pressure chemical vapor deposition (LPCVD).
Abstract translation: 通过以下方式制造用于计算机和通信的高速半导体器件：在使用氧化物层（108）和多晶硅（109）隔离器件之后形成N + - 收集器（107）; 在通过掩模处理形成发光区之后沉积多晶硅（117），随后蚀刻氧化物膜; 通过蚀刻多晶硅膜形成P +活性基区; 通过用于通过低压化学气相沉积（LPCVD）形成P + - 多晶硅的基极的掩模工艺在离子干蚀刻之后快速热退火沉积在硼硅酸盐玻璃（119）上的硅，从而形成P活性基区， 。
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公开(公告)号：KR1019900000827B1
公开(公告)日：1990-02-17
申请号：KR1019860007505
申请日：1986-09-08
IPC: H01L29/70
Abstract: The method relates to a bipolar transistor by polysilicon self-align technology, and comprises: (1) injecting Boron ion into the surface of wafer to form a base region and depositing polysilicon film of 3000A over the whole wafer by LPCVD; (2) injecting Arsenic ion into the above wafer to make it N+ type and depositing a first oxidation film of 2000A and nitration film of 2000A by LPCVD on it; (3) etching polysilicon film, not to remove completely, by dry etching, using the film of (2) as a mask to define an emitter and a collector; and (4) removing the remaining polysilicon film by wet etching to form an inactive base region.
Abstract translation: 该方法涉及通过多晶硅自对准技术的双极晶体管，并且包括：（1）将硼离子注入晶片表面以形成基极区域，并通过LPCVD在整个晶片上沉积3000A的多晶硅膜; （2）将砷离子注入上述晶片中以形成N +型，并通过LPCVD沉积2000A的第一氧化膜和2000A的硝化膜; （3）通过干蚀刻，使用（2）的膜作为掩模来蚀刻多晶硅膜，不能完全去除以限定发射极和集电极; 和（4）通过湿蚀刻去除剩余的多晶硅膜以形成非活性碱性区域。
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Patent Agency Ranking
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公开(公告)号：KR1019970009033B1
公开(公告)日：1997-06-03
申请号：KR1019930027023
申请日：1993-12-09
IPC: H01L27/082
Abstract: The device is characterized by the features that the surroundings of a transistor pillar(6) are etched, and a base region is located in the middle of an N first heavily doped impurity layer(7) and an N second heavily doped impurity layer(20), and a base electrode is buried in a silicon substrate. The method is for reducing the parasitic junction capacitance of the base electrode and having the bidirectional operation characteristics of the transistor.
Abstract translation: 该器件的特征在于蚀刻晶体管柱（6）的周围，并且基极区域位于N个第一重掺杂杂质层（7）和N个第二重掺杂杂质层（20）的中间 ），并且将基极埋设在硅衬底中。 该方法是用于减小基极的寄生结电容并具有晶体管的双向工作特性。
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公开(公告)号：KR1019960026933A
公开(公告)日：1996-07-22
申请号：KR1019950025696
申请日：1995-08-21
Applicant: 한국전자통신연구원
IPC: H01L29/70
Abstract: 본 발명은 기둥형 바이폴라 트랜지스터 및 그의 제조방법에 관한 것으로, 반도체기판에 형성된 트렌치로 한정되는 제1및제2기둥에서 에미터영역, 베이스영역 및 콜렉터영역이 형서되는 활성영역이 제1기둥으로 한정되고, 베이스 접속부에 의해베이스영역과 폴리실리콘 베이스전극의 일부분이 전기적으로 연결되므로 접촉면적을 감소하여 베이스의 회성영역이 증가되는 것을 방지하며, 또한, 트랜지스터의 역방향동작시 콜렉터영역으로 사용되는 고농도의 에미터영역과 베이스영역이 고농도 접합을 이루지 않는다.
그리고, 에미터 영역의 상부에 CMP방법으로 자기정렬된 넓은 표면적을 갖는 폴리실리콘 에미터전극을 형성한다.
따라서, 트랜지스터의 활성영역이 제1기둥으로 한정되므로 에미터 및 콜렉터와 베이스 사이의 기생접합 캐패시턴스를 감소시킬 수 있으며, 베이스영역과 폴리실리콘 베이스전극 사이의 접촉면적을 감소시키므로 베이스의 외성영역이 증가되는것을 방지하여 트렌지스터의 동작특성을 향상시킬 수 있고, 또한, 트랜지스터의 역방향동작시 순방향동작시와 유사한 전류이득을 얻을 수 있다.
그리고, 넓은 표면적을 갖는 폴리실리콘 에미터전극이 에미터영역과 자기정렬되므로 에미터전극을 형성하기 위한 접촉 개구의 형성이 용이하다. -
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