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公开(公告)号：KR1019980044528A
公开(公告)日：1998-09-05
申请号：KR1019960062621
申请日：1996-12-06
Applicant: 한국전자통신연구원
IPC: H01L29/778
Abstract: 본 발명은 동일한 반도체 기판상에 광소자와 전자소자 등의 서로 다른 두 종류 이상의 반도체 소자를 구현시킬 때 발생하는 두 소자 사이의 큰 단차와 전자소자의 분리 특성 열화를 개선하는 방법에 관한 것으로서, 반도체 기판상에 전계효과형 소자(HEMT)용 에피택셜층을 성장하고, 건식 식각 방법으로 재성장 영역을 정의한 다음, 식각된 HEMT용 에피택셜층의 측벽과 표면에 이중 절연막 마스크를 형성하는 선택적 MOCVD 재성장 방법을 이용하여 동일한 기판상에 광소자용 에피택셜층을 성장하여 기판을 평탄화시킨 후 서로 다른 두 종류 이상의 반도체 소자를 동일한 기판에 제작하는 공정으로 구성되어 있다. 따라서 HEMT용 에피택셜층의 표면과 식각된 에피택셜층의 측벽에 형성된 절연막 마스크를 채택함으로써 선택적 MOCVD 방법으로 에피택셜층을 재성장할 때 상호불순물 오염을 방지하여 재성장된 에피택셜층의 결정성을 개선시킬 수 있으며, 또한 식각된 에피택셜층의 측면에 형성된 절연막 스페이서에 의해 소자 분리가 이루어지기 때문에 기존의 메사 분리 방법에 비해 분리 영역이 감소하여 반도체 소자의 집적도를 높일 수 있고, 두 소자간의 상호접속 거리가 단축되어 소자의 전기적 특성을 개선시킬 수 있다.
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公开(公告)号：KR1019970054262A
公开(公告)日：1997-07-31
申请号：KR1019950051465
申请日：1995-12-18
Applicant: 한국전자통신연구원
IPC: H01L21/338 , H01L29/80
Abstract: 본 발명은 화합물 반도체 소자의 오믹전극 형성방법에 관한 것으로서, 화합물 반도체의 기판 상에 채널층을 결정 성장하고 이채널층 상부의 소정 부분에 감광막을 형성하는 공정과, 상기 채널층과 감광막의 상부에 금속 초격자층과 오믹 접촉전극 구조를 이루는 오믹 금속층을 형성하는 공정과, 상기 감광막을 제거함과 동시에 상부에 형성된 오믹 금속층도 제거하고 상기 채널층의 노출된 부분과 오믹 금속층의 상부에 보호층을 형성한 후 상기 오믹 금속층을 저온과 고온에서 연속적으로 2단계 급속 열처리하는 공정과, 상기 보호층을 제거하고 상기 채널층과 오믹 금속층의 상부에 PMMA의 제1 감광막과 P(MMA-MAA)의 제2 감광막을 형성한 후 상기 제1 및 제2 감광막을 노광 및 현상하여 상기 채널층을 노출시키는 T자 형의 개구를 형성하는 공정과, 상기 개구 를 통해 상기 채널층의 노출된 부분과 상기 제1 및 제2 감광막의 상부에 게이트 금속전극을 형성하는 공정과, 상기 제1 및 제2 감광막을 리프트-오프 방법에 의해 제거함과 동시에 상부의 게이트 금속전극을 제거하는 공정을 구비한다. 따라서, 오믹 금속 전극을 열처리시 오믹 금속의 표면이 부풀어지는 것을 방지하므로 오믹 전극의 접촉 저항을 향상시킬 수 있으며, 또한, 오믹 금속 표면을 평탄하게 하여 서브미크론급의 미세한 게이트 패턴을 용이하게 형성할 수 있다.
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公开(公告)号：KR1019970004433B1
公开(公告)日：1997-03-27
申请号：KR1019930027217
申请日：1993-12-10
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: A forming method of gate metals using two-step etching is disclosed. The method comprises the steps of: forming an etch stopping layer(2) made of AlxGa1-x and an etching mask(3) for defining a gate region(8) on a semi-insulating GaAs substrate(1); firstly etching the gate region(8) by vertical etching to form defined region(4); secondly etching the defined region(4) by horizontal etching to form substrate(5); depositing a metal layer(6) on the resultant structure; and forming a gate metal(7) by lift-off the metal layer(6). Thereby, it is possible to improve the reliability of device.
Abstract translation: 公开了使用两步蚀刻的栅极金属的形成方法。 该方法包括以下步骤：形成由Al x Ga 1-x制成的蚀刻停止层（2）和用于在半绝缘GaAs衬底（1）上限定栅极区域的蚀刻掩模; 首先通过垂直蚀刻蚀刻栅极区域（8）以形成限定区域（4）; 其次通过水平蚀刻蚀刻限定区域（4）以形成衬底（5）; 在所得结构上沉积金属层（6）; 以及通过剥离金属层（6）形成栅极金属（7）。 由此，能够提高装置的可靠性。
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公开(公告)号：KR1019950021256A
公开(公告)日：1995-07-26
申请号：KR1019930027217
申请日：1993-12-10
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 소자 제작에 있어서 이 단계 식각공정에 의한 게이트 금속의 형성방법에 관한 것으로서, 종래기술에 있어 습식식각만 또는 건식식각만으로 공정을 하여 게이트, 소스 및 드레인 사이의 저항이 증대되어 소스와 드레인 사이의 전류통로가 끊어지고, 계면특성이 나빠지는 문제점을 각각 발생하였기 때문에 본 발명은 기판(1)위에 감광막의 형성을 형성하는 공정(a)과, 일단계 식각 및 이단계 식각공정(b,c)과, 금속층(6)의 중착공정(d)과, 소정의 금속층(6)을 리프트오프 공정에 의해서 제거하여 게이트 금속(7)을 형성하는 공정(e)을 제공함으로써 종래의 방법에 비해 공정수는 증가하지만 계면에서 생기는 문제점을 해결하고 소자의 신뢰도를 향상시켜 경제성을 크게 개선시킬 수 있다.
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公开(公告)号：KR1019940004262B1
公开(公告)日：1994-05-19
申请号：KR1019900021813
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: preparing a GaAs substrate; depositing a Si layer on the substrate; forming a first photoresist pattern on the Si layer; etching the Si layer using the first photoresist pattern as a mask to define ohmic contact regions of source/drain electrodes; forming a second photoresist pattern on the substrate after removal of the first photoresist pattern to define a channel region and injecting a predetermined quantity of Si ions into the substrate; depositing a protective layer around the substrate after removal of the second photoresist pattern; and annealing the substrate to activate Si ions of the remaining Si layer and diffusing the activating Si ions into the deep direction of the substrate.
Abstract translation: 制备GaAs衬底; 在衬底上沉积Si层; 在所述Si层上形成第一光刻胶图案; 使用第一光致抗蚀剂图案作为掩模蚀刻Si层以限定源/漏电极的欧姆接触区域; 在去除第一光致抗蚀剂图案之后在衬底上形成第二光致抗蚀剂图案以限定沟道区域并将预定量的Si离子注入到衬底中; 在除去第二光致抗蚀剂图案之后，在衬底周围沉积保护层; 并且使衬底退火以激活剩余Si层的Si离子并将活化Si离子扩散到衬底的深度方向。
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Patent Agency Ranking
公开(公告)号：KR1019930024233A
公开(公告)日：1993-12-22
申请号：KR1019920008887
申请日：1992-05-26
Applicant: 한국전자통신연구원
IPC: H01S5/30
Abstract: 본 발명은 활성층의 열처리 공정에서 급속열처리 방법을 사용하고, 고립층을 이단계 식각방법으로 형성하도록 한 반도체 레이저 다이오드의 제조방법에 관한 것으로, 안정한 활성층을 성장하는 단계와, 불순물원을 안정하게 제조하여 확산하는 단계와, 이들 불순물을 급속열처리 방법에 의하여 정방형이고 급격한 P활성층을 제조하는 단계와, P, N고립층을 이단계 식각방법으로 단차회복성이 좋아지도록 한 것이다.
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公开(公告)号：KR1019920003827B1
公开(公告)日：1992-05-15
申请号：KR1019890011896
申请日：1989-08-21
Applicant: 한국전자통신연구원
IPC: H01L21/66
Abstract: In a measuring method for speading resistance and impurity concentration of semiconductor board, two probes measure spreading resistance downwardly of a semicomductor board on a slope of an angle of inclination. Impurity concentration is known from the spreading resistance mearsured. For two dimensional measurement spreading resistance is measured on a slope of angles of inclination in the planes of X-Y and X-Z.
Abstract translation: 在半导体板的电阻和杂质浓度的测定方法中，两个探针在倾斜角度的斜率上测量半导体板向下的扩展电阻。 杂质浓度从扩散阻力已知。 对于二维测量，在X-Y和X-Z的平面中的倾斜角度的斜率上测量扩展电阻。
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公开(公告)号：KR1019920002517B1
公开(公告)日：1992-03-27
申请号：KR1019890004487
申请日：1989-04-04
Applicant: 한국전자통신연구원
IPC: H01L21/304
Abstract: An insulating layer (4) is selectively deposited on a semi- insulated GaAs substrate (1) on which a buried p type and n+ type layers (3)(8) are formed. The first and second side walls (7)(9) are formed between gate, drain and source and are in contact with the insulating layer (4). An AuGe/Ni layer (11) is formed on the source and drain regions in contact with the n+ type layer (8), while a Ti/Pt/Au gate metal (10) is formed on the gate region. Over the layers an insulating layer (13) and metallic lines (14) are formed in the cited order, and thus, the length of the gate is shortened by providing dual side walls, thereby improving the speed characteristics and reducing noise.
Abstract translation: 在半绝缘GaAs衬底（1）上选择性地沉积绝缘层（4），在其上形成掩埋p型和n +型层（3）（8）。 第一和第二侧壁（7）（9）形成在栅极，漏极和源极之间并且与绝缘层（4）接触。 在与n +型层（8）接触的源极和漏极区域上形成AuGe / Ni层（11），而在栅极区域上形成Ti / Pt / Au栅极金属（10）。 在这些层上，以引用的顺序形成绝缘层（13）和金属线（14），因此，通过提供双侧壁来缩短栅极的长度，从而提高速度特性并降低噪声。
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