公开(公告)号：KR101596113B1

公开(公告)日：2016-02-19

申请号：KR1020140011629

申请日：2014-01-29

Applicant: 전북대학교산학협력단

Inventor： 양전욱 ,  심규환 ,  임진홍

IPC: H01L21/027

Abstract: 본발명은갈륨함유질화물반도체소자의저항성금속접촉및 이의제조방법에관한것으로, 상기방법은포토리소그라피공정을통해질화물계기판의상부면을식각하여금속접촉형성영역에대응되는패턴을형성하는단계; 상기질화물계기판위에금속접촉미형성영역에대응되는패턴을가지는포토레지스터패턴을형성하는단계; 상기질화물계기판과상기포토레지스터패턴위에미세분말형태의절연물질을산포하는단계; 상기절연물질이산포된상기질화물계기판과상기포토레지스터패턴위에금속을형성하는단계; 상기포토레지스터위에형성된절연물질과금속을리프트-오프시키는단계; 및열처리를진행하여상기질화물계기판에형성된금속이저저항특성을가지도록하는단계를포함할수 있다.

公开(公告)号：KR1020140135541A

公开(公告)日：2014-11-26

申请号：KR1020130055978

申请日：2013-05-16

Applicant: 전북대학교산학협력단 ,  주식회사 시지트로닉스

Inventor： 길연호 ,  정주영 ,  김종희 ,  최철종 ,  조덕호 ,  심규환

IPC: H01L21/20

CPC classification number: H01L21/0254 ,  H01L21/02458

Abstract: 본 발명의 이종 기판 제조 방법은, 베이스 기판의 상부에 인터 레이어를 성장하는 단계, 인터 레이어 상에 탑 레이어를 형성하는 단계, 탑 레이어 상에 저온의 버퍼 레이어를 성장하는 단계, 버퍼 레이어 상에 고온의 3족 질화계(Ⅲ-Nitride) 에피 레이어를 형성하는 단계, 및 에피 레이어 성장 시 인터 레이어가 유동성을 가지면서 베이스 기판과 접촉하는 인터 레이어 일부가 베이스 기판과 반응하여 베이스 기판과 상기 인터 레이어 사이에 인터 믹싱 레이어를 형성하는 단계를 포함한다. 이와 같은 본 발명에 따르면, 고온에서 에피 레이어를 성장하기 위해 온도를 올릴 때 인터 레이어가 유동성을 갖게 되고 이 부분이 베이스 기판과 인터 믹싱(inter mixing)되어 최종 성장되는 에피 레이어가 반도체 베이스 기판의 격자 상수에 영향을 받지 않는 대면적에 유리한 고품위의 특성을 갖게 한다.

Abstract translation: 本发明的异质衬底制造方法包括在基底的上部生长中间层的步骤，在层间形成顶层的步骤，在顶层上生长低温缓冲层的步骤， 在缓冲层上形成高温III-氮化物外延层的步骤，以及在层间和基底衬底之间形成混合层的步骤，作为接触基底衬底的层的一部分与基底反应而中间层具有 当外延层生长时的灵活性。 根据本发明，当提高高温生长外延层的温度时，中间层具有柔性，然后将该部分与基底衬底混合，使得最终生长的外延层能够具有高等级特性，即 有利于不受半导体基底基板的晶格常数影响的大面积。

公开(公告)号：KR1020140134938A

公开(公告)日：2014-11-25

申请号：KR1020130055007

申请日：2013-05-15

Applicant: 전북대학교산학협력단 ,  주식회사 시지트로닉스

Inventor： 길연호 ,  양현덕 ,  최상식 ,  최철종 ,  조덕호 ,  심규환

IPC: H03H7/01 ,  H03H3/007

CPC classification number: H03H7/01 ,  H01L27/0288 ,  H03H1/0007 ,  H03H2001/0064 ,  H03H2001/0085

Abstract: 본 발명에 따른 ESD-EMI 공통모드 반도체 필터 소자는, 필터 회로를 구현하는 반도체 필터 소자에 있어서, 기판과; 상기 기판상에 형성된 복수 개의 TVS 제너 다이오드 소자와; 상기 기판상에 상기 필터 회로의 복수 개의 TVS 제너 다이오드 소자에 대응하도록 마련된 복수 개의 PIN 다이오드와; 상기 복수 개의 TVS 제너 다이오드 소자 및 상기 복수 개의 PIN 다이오드를 금속 배선으로 연결하여 형성된 인덕터 수동 소자를 포함하되, 상기 인터덕 수동소자는 그라운드 소자에 접지된 구조를 갖고, 상기 금속 배선에 연결되는 복수의 입출력 단자 패드를 형성하여 상기 TVS 제너 다이오드 소자, 상기 PIN 다이오드 및 상기 인덕터 수동 소자로 구성된 다단 필터 중 선택적으로 필터에 구동 신호를 인가하는 점에 그 특징이 있다.
본 발명에 따르면, 반도체 필터는 최소의 크기로 집적화하여 제작되며, EMI 필터링 및 ESD에 의한 칩 손상을 방지할 수 있다.

Abstract translation: 根据本发明，提供用于实现滤波器电路的ESD-EMI共模半导体滤波器装置包括：基板; 在基板上形成多个TVS齐纳二极管器件; 布置在衬底上以对应于滤波器电路的TVS齐纳二极管器件的多个PIN二极管; 以及通过金属线连接TVS齐纳二极管器件和PIN二极管而形成的电感器无源器件。 该电感器无源器件具有用接地器件接地的结构，并且形成连接到金属线路的多个输入/输出端子焊盘，以选择性地将驱动信号提供给包括TVS齐纳二极管器件，PIN二极管和 电感无源器件。 根据本发明，制造半导体滤波器以最小尺寸集成，并且可以防止由EMI滤波和ESD引起的芯片损坏。

公开(公告)号：KR101373403B1

公开(公告)日：2014-03-13

申请号：KR1020120013162

申请日：2012-02-09

Applicant: 전북대학교산학협력단 ,  주식회사 시지트로닉스

Inventor： 심규환 ,  양전욱 ,  최철종 ,  길연호 ,  양현덕 ,  홍웅기 ,  조덕호

IPC: H01L21/20

Abstract: 본 발명의 실리콘 기판상에 질화계 에피층이 성장된 반도체 기판은, 상기 실리콘 기판상에 고농도 불순물을 주입한 실리콘저메니움계 물질로 형성된 실리콘저메니움(SiGe) 에피층과; 상기 실리콘저메니움(SiGe) 에피층상에 3족 질화계 물질로 형성된 질화계 에피층을 포함하는 점에 그 특징이 있다.
본 발명에 따르면, 3족 질화계 에피층을 실리콘 기판에 고농도로 도핑된 실리콘저메니움계 인터레이터층을 통해 직접함으로써 우수한 열전도 특성을 제공하여 고전력에서 열적 안정성을 제공하고, 대면적으로 생산성을 높이며, 실리콘 기반의 고성능 소자와 집적화하여 새로운 소자를 제조할 수 있도록 제공할 수 있다.

公开(公告)号：KR101148279B1

公开(公告)日：2012-05-21

申请号：KR1020090095629

申请日：2009-10-08

Applicant: 전북대학교산학협력단

Inventor： 심규환 ,  조덕호 ,  최철종

IPC: H01L21/8238

Abstract: 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 자기정렬된 다단구조의 게이트, 상기 게이트와 일부가 겹치는 패러데이 실드, 선택적 에피성장을 통해 다층구조로 형성되어 소스측과 드레인측에 적층되는 접합박막 및 저농도의 p-well과 고농도의 p-well을 구비하는 이중확산된 p-well을 포함하여 이루어지는 것으로서, 이러한 구조를 통하여 성능이 우수한 반도체 소자를 손쉬운 방법으로 제조할 수 있다.
반도체, T형 게이트, 이중확산된 p-well, 패러데이 실드

公开(公告)号：KR100969608B1

公开(公告)日：2010-07-12

申请号：KR1020080017069

申请日：2008-02-26

Applicant: 전북대학교산학협력단

Inventor： 양전욱 ,  심규환 ,  안효준 ,  홍성기

IPC: H01L21/336 ,  H01L21/20 ,  H01L21/324

Abstract: 본 발명은 질화물 반도체 소자의 누설전류 감소 방법에 관한 것으로서, GaN, AlGaN/GaN의 금속-반도체 정류성 접합에서 금속과 반도체 사이의 역방향 누설전류를 줄이거나 금속-절연막-반도체 구조에서 누설전류를 줄이거나, 고립된 GaN 또는 AlGaN/GaN의 활성층 사이에 흐르는 누설전류를 줄이는 방법을 제공함에 그 특징적인 목적이 있다.
이러한 목적을 달성하기 위한 본 발명은, 기판에 다층금속을 형성하고 열처리하여 소스 및 드레인의 저항성 접촉을 형성하는 제 1 단계; 리소그래피 및 금속증착 방법을 이용하여 금속 게이트를 형성하는 제 2 단계; 및 진공 챔버에서 기판의 표면을 N2O 플라즈마 처리하는 제 3 단계; 를 포함한다.
게이트 누설전류, 갈륨질화물 반도체, 고이동도 트랜지스터

公开(公告)号：KR1020080026279A

公开(公告)日：2008-03-25

申请号：KR1020060091044

申请日：2006-09-20

Applicant: 전북대학교산학협력단

Inventor： 심규환 ,  김재연 ,  양전욱 ,  최상식 ,  최아람

IPC: H01L29/737

CPC classification number: H01L29/1004 ,  H01L29/0821 ,  H01L29/66242

Abstract: A SiGe semiconductor device structure and a method for manufacturing the same are provided to enhance the reliability of elements by precisely controlling band gap in emitter-base junction. A SiGe semiconductor device structure, which is formed by inserting a front-barrier SiGe layer into a base, utilizes a substrate as a collector electrode, and forms sub-collectors using an undoped-Si layer(318) so as to reduce the capacitance of the substrate and metal lines. The sub-collectors include a first sub-collector(311) of a wide lower part with low resistance and a second sub-collector(312) of an upper part with an abrupt density slope.

Abstract translation: 提供SiGe半导体器件结构及其制造方法，以通过精确控制发射极 - 基极结中的带隙来提高元件的可靠性。 通过将前阻挡SiGe层插入基底而形成的SiGe半导体器件结构利用基板作为集电极，并使用未掺杂的Si层（318）形成分集电极，以便降低电容 基板和金属线。 副集电体包括具有低电阻的较宽下部的第一副集电极（311）和具有突然密度斜率的上部的第二子集电极（312）。

公开(公告)号：KR100709069B1

公开(公告)日：2007-04-18

申请号：KR1020050076237

申请日：2005-08-19

Applicant: 전북대학교산학협력단

Inventor： 심규환 ,  양현덕 ,  최상식 ,  김재연 ,  양전욱

IPC: H01L21/336

Abstract: 본 발명은 과잉운반자의 드레인 효율을 높인 이종접합 반도체 소자의 제조 방법에 관한 것으로 측면확산(LD)층을 사용하는 구조 및 이종접합 구조의 양자채널인 ECC(Excess Carrier Channel)층을 이용하는 구조를 적용하는 소자의 제조방법을 제공한다.
본 발명의 제조방법에 따라 제조된 반도체 소자는 통상의 Si MOS에 비해 전력 소모와 지연 시간의 곱인 값을 감소시킬 수 있고, 이종 접합의 전류 제한 기능으로 인하여 CMOS의 선형특성을 개선시킬 수 있다. Si 반도체의 Sub-70nm 극미세 소자화를 이루는 동시에 1V 이하의 저 전압구동, 정확한 임계 전압의 조절, 저 소비전력과 같은 장점을 제공한다. 따라서, 수 십 기가비트의 ULSI와 수 십 기가 Hz의 동작 특성으로 라디오파 집적 회로, 밀리미터파 집적 회로뿐만 아니고 기억 소자와 마이크로 프로세서, 광전집적회로, 시스템 온 칩(System-on-Chip) 등을 구현하는데 활용될 수 있다.
측면확산드레인, 과잉운반자채널, 확산저지층, LD-MOS

公开(公告)号：KR101920809B1

公开(公告)日：2018-11-21

申请号：KR1020170108795

申请日：2017-08-28

Applicant: 전북대학교산학협력단 ,  주식회사 시지트로닉스

Inventor： 조덕호 ,  심규환 ,  최상식 ,  길연호 ,  조제희 ,  양전욱

IPC: H01L29/808 ,  H01L29/66

Abstract: 본발명은고온-고전압용정전류제어소자및 그제조방법에관한것으로, 에피층상에순차적층된채널층, 장벽층및 보호층과, 상기보호층, 장벽층, 채널층및 상기에피층의상부일부가식각된영역에위치하여상기에피층의이차원전자가스영역에저면이접촉되는제1오믹콘택과, 상기제1오믹콘택을중심으로링형의구조를가지며, 상기보호층과장벽층이식각되어노출되는상기채널층의상부에위치하는전류제어층과, 상기제1오믹콘택을중심으로링형의구조를가지며, 상기전류제어층의외측의채널층상부에위치하는제2오믹콘택과, 층간절연막에의해절연되며상기층간절연막의콘택홀을통해제1오믹콘택에접속되는애노드전극과, 상기층간절연막에의해절연되며상기전류제어층과제2오믹콘택을상호접속하는캐소드전극을포함할수 있다.

公开(公告)号：KR101897227B1

公开(公告)日：2018-09-10

申请号：KR1020160125042

申请日：2016-09-28

Applicant: 전북대학교산학협력단 ,  주식회사 시지트로닉스

Inventor： 양전욱 ,  김정진 ,  심규환

IPC: H01L29/872 ,  H01L29/66 ,  H05H1/46 ,  H01L21/02 ,  H01L21/3065

Abstract: 본발명에따른금속반도체접합다이오드의제조방법은 AlGaN/GaN 기판의다이오드에서양극의금속과 AlGaN/GaN 이종접합면의접촉을증가시켜다이오드의전류밀도를높이고턴온전압을줄이게한다. 본발명에의하면금속과접촉되는반도체이종접합면이크게증가하게됨으로써금속으로부터활성층에주입되는전류의양이크게증가하여결과적으로다이오드의전류밀도가증가하고온저항이감소하여다이오드의순방향특성이현저히개선된다.