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11.发明专利
公开(公告)号：FR3053526A1
公开(公告)日：2018-01-05
申请号：FR1656331
申请日：2016-07-01
Applicant: COMMISSARIAT ENERGIE ATOMIQUE , STMICROELECTRONICS (GRENOBLE 2) SAS , ST MICROELECTRONICS SA
Inventor： CAMPOS DIDIER , BESANCON BENOIT , COUDRAIN PERCEVAL , COLONNA JEAN-PHILIPPE
Abstract: Procédé de fabrication collective de dispositifs électroniques, comprenant les étapes suivantes: monter des puces électroniques (4) sur une face d'une plaque collective de substrat, étendre et fixer une feuille flexible collective en une matière conductrice de la chaleur comprenant une couche à base de graphite sur une zone collective s'étendant au-dessus des puces et au-dessus de la plaque collective de substrat, entre les puces, comprimer ladite feuille flexible collective, réaliser une découpe pour l'obtention de dispositifs électroniques comprenant une puce, une portion de ladite plaque collective et une portion de ladite feuille flexible collective. Dispositif électronique comprenant une plaque de substrat (2), une puce électronique (4) montée sur la plaque de substrat, et une couche flexible (12) conductrice de la chaleur à base de graphite, la couche flexible étant située sur une zone (11) s'étendant au-dessus de la puce et au-dessus de la plaque, autour de la puce.
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12.发明专利
公开(公告)号：FR3114443A1
公开(公告)日：2022-03-25
申请号：FR2009542
申请日：2020-09-21
Applicant: COMMISSARIAT ENERGIE ATOMIQUE
Inventor： THOMAS CANDICE , CHARBONNIER JEAN , COUDRAIN PERCEVAL , VINET MAUD
IPC: H01L39/24 , H01L23/12 , H01L23/535 , H01L25/065 , H01L27/18
Abstract: Structure d’intégration à routage bifonctionnel et assemblage comprenant une telle structure Un aspect de l’invention concerne une structure (SI) d’intégration destinée à connecter une pluralité de dispositifs semi-conducteurs (DS), la structure d’intégration comprenant un substrat (SB), une première face (SIS1) et une deuxième face (SIS2), la première face (SIS1) étant destinée à recevoir les dispositifs semi-conducteurs (DS), la structure (SI) d’intégration comprenant, au niveau de la première face (SIS1), au moins un niveau (1NR) de routage, le ou les niveaux de routage comprenant : au moins une première piste de routage conductrice (PC) dans un matériau conducteur ; et au moins une première piste de routage supraconductrice (PS) dans un matériau supraconducteur. Figure à publier avec l’abrégé : Figure 10
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公开(公告)号：FR3088109A1
公开(公告)日：2020-05-08
申请号：FR1860240
申请日：2018-11-07
Applicant: COMMISSARIAT ENERGIE ATOMIQUE
Inventor： COLLIN LOUIS-MICHEL , COLONNA JEAN-PHILIPPE , COUDRAIN PERCEVAL , FRECHETTE LUC
Abstract: La présente invention concerne un procédé de fabrication d'un circuit de refroidissement sur au moins une puce (1) à circuits intégrés, comprenant une réalisation d'un circuit de refroidissement sur une première face de la puce (1), caractérisé par le fait que la réalisation du circuit de refroidissement comprend : - une formation d'un motif de définition du circuit (4) de refroidissement sur la première face de la puce (1), ledit motif comprenant au moins une couche d'un matériau sacrificiel (42) ; - un enrobage (6) dudit motif par au moins une couche de résine ; - une élimination, au moins partielle, du matériau sacrificiel dudit motif, de sorte à ouvrir le circuit (2) de refroidissement.
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公开(公告)号：FR3128822B1
公开(公告)日：2025-01-03
申请号：FR2111712
申请日：2021-11-04
Inventor： STRUSS QUENTIN , AMNACHE AMRID , COLONNA JEAN-PHILIPPE , COUDRAIN PERCEVAL , FRECHETTE LUC , PANDIYAN RAJESH
IPC: H01L23/46
Abstract: Chambre à vapeur La présente description concerne un procédé de fabrication d'un compartiment rempli d'un fluide et scellé comprenant les étapes suivantes : (a) former au moins une première cavité à partir d'une première face d'un premier substrat ; (b) positionner une deuxième face d'un deuxième substrat en regard de la première face dudit premier substrat; (c) remplir au moins partiellement ladite au moins une première cavité avec un fluide ; (d) coller ladite première face dudit premier substrat à ladite deuxième face dudit deuxième substrat en effectuant un recuit et en pressant, simultanément, lesdits premier et deuxième substrats l'un contre l'autre. Figure pour l'abrégé : Fig. 5
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公开(公告)号：FR3114444B1
公开(公告)日：2022-09-30
申请号：FR2009541
申请日：2020-09-21
Applicant: COMMISSARIAT ENERGIE ATOMIQUE
Inventor： THOMAS CANDICE , CHARBONNIER JEAN , COUDRAIN PERCEVAL , VINET MAUD
IPC: H01L39/24 , H01L23/12 , H01L23/535 , H01L25/065 , H01L27/18
Abstract: Puce à routage bifonctionnel et procédé de fabrication associé Un aspect de l’invention concerne un puce fonctionnelle (PFL) comprenant un substrat (P2) comprenant une première face et une deuxième face (S2), la deuxième face du substrat (P2) formant la face avant (S2) de la puce fonctionnelle ; une première couche d’oxyde (OXC) sur la première face du substrat (P2) ; une deuxième couche d’oxyde (BOX) sur la première couche d’oxyde (OXC) ; un premier niveau de routage (NM1) formé sur la surface de la deuxième couche d’oxyde (BOX) en contact avec la première couche d’oxyde (OXC) ; une troisième couche d’oxyde (OX) sur la deuxième couche d’oxyde (BOX) dans laquelle est inséré au moins un composant semi-conducteur (QB) ; une face arrière (S1) formée par la surface de la troisième couche d’oxyde opposé à la deuxième couche d’oxyde (BOX), la face arrière (S1) comportant une pluralité de pistes de routage supraconductrices (NS) entourées au moins partiellement d’une ou plusieurs pistes de routage conductrices (NM2), le composant semi-conducteur (QB) étant relié aux pistes de routage supraconductrices (NS) par l’intermédiaire de vias supraconducteurs (VQS) et les pistes de routage conductrices (NM2) de la face arrière (S1) étant reliées au niveau de routage (NM1) par l’intermédiaire de vias conducteurs (V12). Figure à publier avec l’abrégé : Figure 14
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Patent Agency Ranking
公开(公告)号：FR3114444A1
公开(公告)日：2022-03-25
申请号：FR2009541
申请日：2020-09-21
Applicant: COMMISSARIAT ENERGIE ATOMIQUE
Inventor： THOMAS CANDICE , CHARBONNIER JEAN , COUDRAIN PERCEVAL , VINET MAUD
IPC: H01L39/24 , H01L23/12 , H01L23/535 , H01L25/065 , H01L27/18
Abstract: Puce à routage bifonctionnel et procédé de fabrication associé Un aspect de l’invention concerne un puce fonctionnelle (PFL) comprenant un substrat (P2) comprenant une première face et une deuxième face (S2), la deuxième face du substrat (P2) formant la face avant (S2) de la puce fonctionnelle ; une première couche d’oxyde (OXC) sur la première face du substrat (P2) ; une deuxième couche d’oxyde (BOX) sur la première couche d’oxyde (OXC) ; un premier niveau de routage (NM1) formé sur la surface de la deuxième couche d’oxyde (BOX) en contact avec la première couche d’oxyde (OXC) ; une troisième couche d’oxyde (OX) sur la deuxième couche d’oxyde (BOX) dans laquelle est inséré au moins un composant semi-conducteur (QB) ; une face arrière (S1) formée par la surface de la troisième couche d’oxyde opposé à la deuxième couche d’oxyde (BOX), la face arrière (S1) comportant une pluralité de pistes de routage supraconductrices (NS) entourées au moins partiellement d’une ou plusieurs pistes de routage conductrices (NM2), le composant semi-conducteur (QB) étant relié aux pistes de routage supraconductrices (NS) par l’intermédiaire de vias supraconducteurs (VQS) et les pistes de routage conductrices (NM2) de la face arrière (S1) étant reliées au niveau de routage (NM1) par l’intermédiaire de vias conducteurs (V12). Figure à publier avec l’abrégé : Figure 14
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公开(公告)号：AT527754T
公开(公告)日：2011-10-15
申请号：AT10158033
申请日：2010-03-26
Applicant: ST MICROELECTRONICS SA
Inventor： COUDRAIN PERCEVAL , PETIT DAVID
Abstract: The device has a resonant stack (32) comprising metallic conductive layers (34, 38) and a piezoelectric layer (36), where one of the metallic layers is formed on a silicon substrate (30). A buried cavity (40) is formed deeply in the substrate. Thickness of the silicon substrate above the cavity has a first value in a first region (42) situated opposite to center of the stack, a second value in a second region (44) situated under the periphery of the stack and a third value in a third region (46) enclosing the second region, where the second value is greater than first and third values. An independent claim is also included for a method for forming a resonant device.
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公开(公告)号：FR2928490B1
公开(公告)日：2011-04-15
申请号：FR0851494
申请日：2008-03-07
Applicant: ST MICROELECTRONICS SA
Inventor： COUDRAIN PERCEVAL , CORONEL PHILIPPE , MARTY MICHEL , BOPP MATTHIEU
IPC: H01L21/00 , H01L31/0232
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公开(公告)号：FR2918795A1
公开(公告)日：2009-01-16
申请号：FR0756447
申请日：2007-07-12
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor： COUDRAIN PERCEVAL , CORONEL PHILIPPE , BELREDON XAVIER
IPC: H01L27/146 , H01L31/02 , H01L31/18
Abstract: L'invention concerne un capteur d'images (1) comprenant des cellules photosensibles (B, G, R), chaque cellule photosensible comportant au moins un moyen de stockage de charges (11R, 11G, 11B) formé au moins en partie dans un substrat (9) d'un matériau semiconducteur. Le substrat comprend, pour au moins une première cellule photosensible (B), une portion (10B) d'un premier alliage de silicium et de germanium ayant une première concentration de germanium (XB), éventuellement nulle, et pour au moins une deuxième cellule photosensible (G, R), une portion (10G, 10R) d'un deuxième alliage de silicium et de germanium ayant une deuxième concentration de germanium (XG, XR), non nulle, strictement supérieure à la première concentration de germanium.
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公开(公告)号：FR3036531A1
公开(公告)日：2016-11-25
申请号：FR1554475
申请日：2015-05-19
Applicant: ST MICROELECTRONICS SA
Inventor： BAR PIERRE , COUDRAIN PERCEVAL
Abstract: Structure intégrée tridimensionnelle (STR), comprenant un premier et un deuxième élément (1,2) ayant chacun une partie d'interconnexion comportant des niveaux de métallisation (121, 221) enrobés dans une région isolante (122,222), les deux éléments étant mutuellement solidarisés par l'intermédiaire de leur partie d'interconnexion respective (12, 22), le premier élément (1) comportant en outre au moins un via (13) traversant en partie le substrat de ce premier élément (1) et coopérant électriquement avec un moyen de connexion externe situé sur la face arrière de celui-ci, caractérisée en ce qu'elle comprend en outre un système de refroidissement thermique (RT) comportant au moins une cavité (4) possédant une première partie située dans la région isolante de la partie d'interconnexion (12) du premier élément et une deuxième partie située dans la région isolante (22) de la partie d'interconnexion du deuxième élément (2) et au moins un canal traversant (7) s's'étendant depuis la face arrière du premier élément pour déboucher dans ladite au moins une cavité (4).
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