公开(公告)号：JP2010004006A

公开(公告)日：2010-01-07

申请号：JP2008259405

申请日：2008-10-06

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： CHANG LELAND ,  CHOU ANTHONY I ,  NARASIMHA SHREESH ,  SLEIGHT JEFFREY W

IPC: H01L29/786

CPC classification number: H01L29/78615 ,  H01L29/665 ,  H01L29/66772 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To reduce the parasitic capacitance of an semiconductor-on-insulator device by providing the semiconductor-on-insulator device with a body contact. SOLUTION: In one embodiment, the invention provides a semiconductor device that includes: a substrate including a semiconductor layer positioned overlaying an insulating layer, the semiconducting layer including a semiconducting body and isolation regions present around a perimeter of the semiconducting body; a gate structure overlaying the semiconducting layer of the substrate, the gate structure present on a first portion on an upper surface of the semiconducting body; and a silicide body contact that is in direct physical contact with a second portion of the semiconducting body that is separated from the first portion of the semiconducting body by a non-silicide semiconducting region. COPYRIGHT: (C)2010,JPO&INPIT

Abstract translation: 要解决的问题：通过提供绝缘体上半导体器件与体接触来减小绝缘体上半导体器件的寄生电容。 解决方案：在一个实施例中，本发明提供了一种半导体器件，其包括：衬底，其包括覆盖绝缘层的半导体层，所述半导体层包括半导体本体和围绕半导体本体的周边存在的隔离区; 覆盖所述衬底的半导体层的栅极结构，所述栅极结构存在于所述半导体本体的上表面上的第一部分上; 以及通过非硅化物半导体区域与半导电体的第一部分分离的与半导体的第二部分直接物理接触的硅化物体接触。 版权所有（C）2010，JPO＆INPIT

公开(公告)号：JP2007194622A

公开(公告)日：2007-08-02

申请号：JP2006348919

申请日：2006-12-26

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： CHANG LELAND ,  DAVID M FRIED ,  LUK WING K ,  ROBERT HEATH DEHNERD

IPC: H01L29/861 ,  H01L21/8234 ,  H01L21/8242 ,  H01L27/06 ,  H01L27/108 ,  H01L29/78

CPC classification number: H01L29/7391 ,  H01L21/823456 ,  H01L21/823462 ,  H01L21/823487

Abstract: PROBLEM TO BE SOLVED: To provide a gate diode with high area efficiency and a manufacturing method of the same. SOLUTION: A gate diode with high area efficiency comprises: a first conductive type semiconductor layer; a second conductive type active region 304 that is formed in the semiconductor layer adjacent to the upper surface of the semiconductor layer; and at least one trench electrode 309 extended substantially in a vertical direction through the active region and at least partially into the semiconductor layer. A first terminal is connected with the trench electrode, and at least a second terminal is connected with the active region. The gate diode operates at least either in a first mode or a second mode as the function of a voltage applied between the first and second terminals. In the first mode, the trench electrode is substantially surrounded to produce an inversion layer in the semiconductor layer. The gate diode has a first capacity in the first mode and a second capacity in the second mode. The first capacity is substantially larger than the second capacity. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供具有高面积效率的栅极二极管及其制造方法。 解决方案：具有高面积效率的栅极二极管包括：第一导电类型半导体层; 形成在与半导体层的上表面相邻的半导体层中的第二导电型有源区304; 并且至少一个沟槽电极309基本上沿垂直方向延伸穿过有源区并且至少部分地延伸到半导体层中。 第一端子与沟槽电极连接，并且至少第二端子与有源区域连接。 栅极二极管作为施加在第一和第二端子之间的电压的函数，至少以第一模式或第二模式工作。 在第一模式中，沟槽电极基本被包围以在半导体层中产生反型层。 栅极二极管在第一模式下具有第一容量，在第二模式中具有第二容量。 第一容量明显大于第二容量。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：DE112012003834T5

公开(公告)日：2014-06-05

申请号：DE112012003834

申请日：2012-10-06

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  ENGELMANN SEBASTIAN U ,  GUILLORN MICHAEL A ,  CHANG LELAND

IPC: H01L29/66

Abstract: Struktur und Verfahren zum Herstellen einer Barrierenschicht, die eine elektromechanische Einheit und eine CMOS-Einheit auf einem Substrat trennt. Eine beispielhafte Struktur beinhaltet eine schützende Schicht, welche die elektromechanische Einheit verkapselt, wobei die Barrierenschicht einem Ätzprozess standhalten kann, der in der Lage ist, die schützende Schicht, jedoch nicht die Barrierenschicht zu entfernen. Das Substrat kann ein Silicium-auf-Isolator-Substrat oder ein Substrat mit einem Multischicht-Wafer sein. Die elektromechanische Einheit kann ein mikroelektromechanisches System (MEMS) oder ein nanoelektromechanisches System (NEMS) sein.

公开(公告)号：CA2817802C

公开(公告)日：2018-07-24

申请号：CA2817802

申请日：2011-10-18

Applicant: IBM

Inventor： MODHA DHARMENDRA SHANTILAL ,  CHANG LELAND ,  MONTOYE ROBERT KEVIN

IPC: G06N3/063

Abstract: Embodiments of the invention provide electronic synapse devices for reinforcement learning. An electronic synapse is configured for interconnecting a pre-synaptic electronic neuron and a post-synaptic electronic neuron. The electronic synapse comprises memory elements configured for storing a state of the electronic synapse and storing meta information for updating the state of the electronic synapse. The electronic synapse further comprises an update module configured for updating the state of the electronic synapse based on the meta information in response to an update signal for reinforcement learning. The update module is configured for updating the state of the electronic synapse based on the meta information, in response to a delayed update signal for reinforcement learning based on a learning rule.

公开(公告)号：DE102016205165A1

公开(公告)日：2016-10-06

申请号：DE102016205165

申请日：2016-03-30

Applicant: IBM

Inventor： CHANG JOSEPHINE ,  CHANG LELAND ,  LAUER ISAAC ,  SLEIGHT JEFFREY

IPC: H01L27/11 ,  H01L21/336 ,  H01L21/8244 ,  H01L29/78

Abstract: Eine Halbleitereinheit, die einen pFET und einen nFET beinhaltet, wobei: (i) das Gate und der Leiterkanal des pFET gegenüber einer vergrabenen Oxidschicht elektrisch isoliert sind; und (ii) der Leiterkanal des nFET die Form einer Finne aufweist, die sich von der vergrabenen Oxidschicht aufwärts erstreckt und mit dieser in elektrischem Kontakt steht. Darüber hinaus ein Verfahren zum Herstellen des pFET durch Hinzufügen einer Finnenstruktur, die sich von der oberen Fläche der vergrabenen Oxidschicht erstreckt, anschließendes örtliches Kondensieren von Germanium in die Gitterstruktur des unteren Abschnitts der Finnenstruktur und anschließendes Wegätzen des unteren Abschnitts der Finnenstruktur so, dass er zu einem Trägerkanal wird, der oberhalb der vergrabenen Oxidschicht freihängend ist und gegenüber dieser elektrisch isoliert ist.

公开(公告)号：DE112012003882T5

公开(公告)日：2014-07-10

申请号：DE112012003882

申请日：2012-10-06

Applicant: IBM

Inventor： GUILLORN MICHAEL A ,  CHANG JOSEPHINE B ,  CHANG LELAND ,  HAENSCH WILFRIED ERNST-AUGUST

IPC: H01L21/82

Abstract: Eine Speicherzelle, eine Gruppe von Speicherzellen und ein Verfahren zur Fertigung einer Speicherzelle mit Multigate-Transistoren wie z. B. vollständig verarmte finFET- oder Nanodraht-Transistoren in eingebettetem DRAM. Die Speicherzelle umfasst einen Grabenkondensator, einen nicht-planaren Transistor und eine selbstjustierende Silicid-Verbindung, die den Grabenkondensator mit dem nicht-planaren Transistor elektrisch verbindet.

公开(公告)号：CA2817802A1

公开(公告)日：2012-07-05

申请号：CA2817802

申请日：2011-10-18

Applicant: IBM

Inventor： MODHA DHARMENDRA SHANTILAL ,  CHANG LELAND ,  MONTOYE ROBERT KEVIN

IPC: G06N3/063

Abstract: Embodiments of the invention provide electronic synapse devices for reinforcement learning. An electronic synapse is configured for interconnecting a pre-synaptic electronic neuron and a post-synaptic electronic neuron. The electronic synapse comprises memory elements configured for storing a state of the electronic synapse and storing meta information for updating the state of the electronic synapse. The electronic synapse further comprises an update module configured for updating the state of the electronic synapse based on the meta information in response to an update signal for reinforcement learning. The update module is configured for updating the state of the electronic synapse based on the meta information, in response to a delayed update signal for reinforcement learning based on a learning rule.