公开(公告)号：GB2497258B

公开(公告)日：2014-02-26

申请号：GB201306372

申请日：2011-08-29

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  COHEN GUY ,  NARASIMHA SHREESH ,  SLEIGHT JEFFREY

IPC: H01L29/775 ,  H01L21/84 ,  H01L29/06 ,  H01L29/423 ,  H01L29/66 ,  H01L29/786

Abstract: A method for forming a nanowire field effect transistor (FET) device including forming a first silicon on insulator (SOI) pad region, a second SOI pad region, a third SOI pad region, a first SOI portion connecting the first SOI pad region to the second SOI pad region, and a second SOI portion connecting the second SOI pad region to the third SOI pad region on a substrate, patterning a first hardmask layer over the second SOI portion, forming a first suspended nanowire over the semiconductor substrate, forming a first gate structure around a portion of the first suspended nanowire, patterning a second hardmask layer over the first gate structure and the first suspended nanowire, removing the first hardmask layer, forming a second suspended nanowire over the semiconductor substrate, forming a second gate structure around a portion of the second suspended nanowire, and removing the second hardmask layer.

公开(公告)号：GB2503847A

公开(公告)日：2014-01-08

申请号：GB201318578

申请日：2012-03-05

Applicant: IBM

Inventor： COHEN GUY ,  DIMITRAKOPOULOS CHRISTOS ,  GRILL ALFRED

IPC: H01L29/786 ,  H01L29/775

Abstract: Semiconductor structures including parallel graphene nanoribbons or carbon nanotubes oriented along crystallographic directions are provided from a template of silicon carbide (SiC) fins or nanowires. The SiC fins or nanowires are first provided and then graphene nanoribbons or carbon nanotubes are formed on the exposed surfaces of the fin or the nanowires by annealing. In embodiments in which closed carbon nanotubes are formed, the nanowires are suspended prior to annealing. The location, orientation and chirality of the graphene nanoribbons and the carbon nanotubes that are provided are determined by the corresponding silicon carbide fins and nanowires from which they are formed.

公开(公告)号：DE112011100532T5

公开(公告)日：2012-12-13

申请号：DE112011100532

申请日：2011-03-31

Applicant: IBM

Inventor： SLEIGHT JEFFREY ,  BANGSARUNTIP SARUNYA ,  COHEN GUY

IPC: H01L21/335 ,  B82Y10/00 ,  B82Y30/00 ,  B82Y40/00 ,  H01L21/306 ,  H01L21/336 ,  H01L29/04 ,  H01L29/06 ,  H01L29/775 ,  H01L29/78

Abstract: Ein Verfahren zur Modifizierung eines Wafers mit einem Halbleiter, der auf einem Isolator angeordnet ist, wird bereitgestellt und umfasst das Bilden erster und zweiter Nanodrahtkanäle, die jeweils an jedem Ende mit Halbleiteranschlüssen in ersten und zweiten Waferzonen verbunden sind, wobei Seitenwände der zweiten Nanodrahtkanäle relativ zu einer kristallografischen Ebene des Halbleiters stärker fehlausgerichtet sind als Seitenwände der ersten Nanodrahtkanäle, und das Verschieben des Halbleiters in einen Ausrichtungszustand zwischen den Seitenwänden und der kristallografischen Ebene derart, dass die Dickenunterschiede zwischen den ersten und zweiten Nanodrahtkanälen die größere Fehlausrichtung der Seitenwände der zweiten Nanodrahtkanäle reflektieren.

公开(公告)号：DE112011100532B4

公开(公告)日：2015-11-12

申请号：DE112011100532

申请日：2011-03-31

Applicant: IBM

Inventor： SLEIGHT JEFFREY ,  BANGSARUNTIP SARUNYA ,  COHEN GUY

IPC: H01L21/335 ,  B82Y10/00 ,  B82Y40/00 ,  H01L29/04 ,  H01L29/06 ,  H01L29/775 ,  H01L29/78

Abstract: Verfahren zur Herstellung eines Nanodraht-Feldeffekttransistors, der einen Halbleiter aufweist, der auf einem Isolator angeordnet ist, wobei das Verfahren umfasst: Bilden erster und zweiter Nanodrahtkanäle, die jeweils an jedem Ende mit Halbleiteranschlüssen in ersten und zweiten Waferzonen verbunden sind, wobei die Seitenwände der zweiten Nanodrahtkanäle relativ zu einer kristallografischen Ebene des Halbleiters stärker fehlausgerichtet sind als die Seitenwände der ersten Nanodrahtkanäle; und Versetzen von Halbleitermaterial aus den ersten und zweiten Nanodrahtkanälen in einen Ausrichtungszustand zwischen deren Seitenwänden und der kristallografischen Ebene derart, dass die Dickenunterschiede zwischen den ersten und zweiten Nanodrahtkanälen nach dem Versetzen mit den Fehlausrichtungsunterschieden zwischen der Seitenwände der ersten Nanodrahtkanäle und der Seitenwände der zweiten Nanodrahtkanäle korrelieren

公开(公告)号：DE10119411B4

公开(公告)日：2015-06-11

申请号：DE10119411

申请日：2001-04-20

Applicant: IBM

Inventor： COHEN GUY ,  WONG HON-SUM PHILIP

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/786

Abstract: Ein Verfahren, um einen Double-Gate-Transistor herzustellen, wobei – eine laminierte Struktur mit einer Kanalschicht (5) und mit Isolierschichten (1, 2, 3, 6, 7) auf jeder Seite der Kanalschicht (5) gebildet wird; – Öffnungen (8) in der laminierten Struktur gebildet werden; – Drain- und Source-Bereiche (11) in den Öffnungen (8) gebildet werden; – Teile (6, 7) der Isolierschichten (1, 2, 3, 6, 7) über der Kanalschicht (5) entfernt werden, um den ersten Teil einer exponierten Kanalschicht (5) zurückzulassen, wobei – ein erstes Gate-Dielektrikum (15) auf der Kanalschicht (5) gebildet wird; – eine erste Gate-Elektrode (16) auf dem ersten Gate-Dielektrikum (15) gebildet wird; – die Teile (1, 2) der Isolierschichten (1, 2, 3, 6, 7) unter der Kanalschicht (5) und zwischen den beidseits der Kanalschicht (5) angeordneten Drain- und Source-Bereichen (11) entfernt werden, um den zweiten Teil einer exponierten Kanalschicht (5) zurückzulassen, so dass zwischen der Kanalschicht (5) und einer unteren Schicht (3) der Isolierschichten (1, 2, 3, 6, 7) ein Tunnel (20) gebildet wird; – wobei ein zweites Gate-Dielektrikum (21) auf dem zweiten Teil der exponierten Kanalschicht (5) gebildet wird; – eine zweite Gate-Elektrode (22) auf dem zweiten Gate-Dielektrikum (21) gebildet wird; – die Drain- und Source-Bereiche (11) dotiert werden, wobei die erste Gate-Elektrode (16) und die zweite Gate-Elektrode (22) unabhängig voneinander gebildet werden.

公开(公告)号：DE112012005084B4

公开(公告)日：2015-02-05

申请号：DE112012005084

申请日：2012-12-19

Applicant: IBM

Inventor： COHEN GUY ,  GUILLORN MICHAEL A ,  MURRAY CONAL EUGENE

IPC: H01L21/336 ,  B82Y40/00 ,  H01L29/772

Abstract: Verfahren zum Herstellen einer Feldeffekttransistor(FET)-Einheit, aufweisend die Schritte: Bilden von Nanodrähten und Kontaktflecken in einer Silicium-auf-Isolator(SOI)-Schicht über einer Schicht vergrabenen Oxids (BOX), wobei die Nanodrähte in einer leiterartigen Konfiguration mit den Kontaktflecken verbunden sind und wobei die Nanodrähte über dem BOX aufgehängt sind; Abscheiden einer Hydrogensilsesquioxan(HSQ)-Schicht, welche die Nanodrähte umgibt; Vernetzen eines oder mehrerer Abschnitte der HSQ-Schicht, welche die Nanodrähte umgeben, wobei die Vernetzung bewirkt, dass der eine oder die mehreren Abschnitte der HSQ-Schicht schrumpfen, wodurch eine Spannung in den Nanodrähten induziert wird, wobei die in den Nanodrähten induzierte Spannung aufweist: a) eine in einem oder mehreren Abschnitten der Nanodrähte induzierte Zugspannung und b) eine in einem oder mehreren anderen Abschnitten der Nanodrähte induzierte Druckspannung; und Bilden einer oder mehrerer Gates, welche Abschnitte jedes der Nanodrähte umgeben, wobei die Gates die Spannung bewahren, die durch den Vernetzungsschritt in den Nanodrähten induziert wird, und wobei die Abschnitte der Nanodrähte, die von den Gates umgeben sind, Kanalzonen der Einheit aufweisen und Abschnitte der Nanodrähte, welche sich aus den Gates heraus erstrecken, und die Kontaktflecken Source- und Drain-Zonen der Einheit aufweisen.

公开(公告)号：DE112012005084T5

公开(公告)日：2014-09-18

申请号：DE112012005084

申请日：2012-12-19

Applicant: IBM

Inventor： COHEN GUY ,  GUILLORN MICHAEL A ,  MURRAY CONAL EUGENE

IPC: H01L21/336

Abstract: Es wird ein Verfahren zum Herstellen einer FET-Einheit bereitgestellt, welches die folgenden Schritte umfasst. Nanodrähte/Kontaktflecken werden in einer SOI-Schicht über einer BOX-Schicht gebildet, wobei die Nanodrähte über dem BOX aufgehängt werden. Es wird eine HSQ-Schicht abgeschieden, welche die Nanodrähte umgibt. Ein Abschnitt (Abschnitte) der HSQ-Schicht, welche die Nanodrähte umgibt (umgeben), wird (werden) vernetzt, wobei die Vernetzung bewirkt, dass der Abschnitt (die Abschnitte) der HSQ-Schicht schrumpft (schrumpfen), wodurch eine Spannung in den Nanodrähten induziert wird. Eine oder mehrere Gates werden gebildet, welche die in den Nanodrähten induzierte Spannung bewahren. Es wird auch eine FET-Einheit bereitgestellt, wobei jeder der Nanodrähte eine erste Zone (erste Zonen) aufweist, die so verformt ist (sind), dass eine Gitterkonstante in der ersten Zone (den ersten Zonen) kleiner als eine entspannte Gitterkonstante der Nanodrähte ist, und eine zweite Zone (zweite Zonen) aufweist, die so verformt ist (sind), dass eine Gitterkonstante in der zweiten Zone (den zweiten Zonen) größer als die entspannte Gitterkonstante der Nanodrähte ist.

公开(公告)号：DE112011100438T5

公开(公告)日：2013-04-04

申请号：DE112011100438

申请日：2011-03-22

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  BANGSARUNTIP SARUNYA ,  COHEN GUY ,  MAJUMDAR AMIAN

IPC: H01L29/775

Abstract: Eine Invertereinheit beinhaltet einen ersten Nanodraht, der mit dem Kontakt einer Spannungsquelle und einem Massekontakt verbunden ist, eine erste p-leitende Feldeffekttransistor(pFFT)-Einheit, die eine auf dem ersten Nanodraht angeordnete Gate-Elektrode aufweist, und eine erste n-leitende Feldeffekttransistor(nFET)-Einheit, die eine auf dem ersten Nanodraht angeordnete Gate-Elektrode aufweist.

公开(公告)号：GB2513761B

公开(公告)日：2015-07-15

申请号：GB201413366

申请日：2012-12-19

Applicant: IBM

Inventor： COHEN GUY ,  GUILLORN MICHAEL A ,  MURRAY CONAL E

IPC: H01L29/66 ,  H01L29/775

公开(公告)号：GB2498253B

公开(公告)日：2014-03-19

申请号：GB201222356

申请日：2012-12-12

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  COHEN GUY ,  MAJUMDAR AMLAN ,  BANGSARUNTIP SARUNYA

IPC: G11C11/56 ,  H01L27/115 ,  H01L29/66 ,  H01L29/778