公开(公告)号：AU2019377216A1

公开(公告)日：2021-04-22

申请号：AU2019377216

申请日：2019-11-05

Applicant: IBM

Inventor： GIAMEI BRUCE CONRAD ,  RECKTENWALD MARTIN ,  SCHMIDT DONALD WILLIAM ,  SLEGEL TIMOTHY ,  PURANIK ADITYA NITIN ,  FARRELL MARK ,  JACOBI CHRISTIAN ,  BRADBURY JONATHAN ,  ZOELLIN CHRISTIAN GERHARD

IPC: G06F9/30

Abstract: A Sort Lists instruction is provided to perform a sort and/or a merge operation. The instruction is an architected machine instruction of an instruction set architecture and is executed by a general-purpose processor of the computing environment. The executing includes sorting a plurality of input lists to obtain one or more sorted output lists, which are output.

公开(公告)号：CA3118174A1

公开(公告)日：2020-05-14

申请号：CA3118174

申请日：2019-11-05

Applicant: IBM

Inventor： GIAMEI BRUCE CONRAD ,  RECKTENWALD MARTIN ,  SCHMIDT DONALD WILLIAM ,  SLEGEL TIMOTHY ,  PURANIK ADITYA NITIN ,  FARRELL MARK ,  JACOBI CHRISTIAN ,  BRADBURY JONATHAN ,  ZOELLIN CHRISTIAN GERHARD

IPC: G06F9/30 ,  G06F9/38

Abstract: Saving and restoring machine state between multiple executions of an instruction. A determination is made that processing of an operation of an instruction executing on a processor has been interrupted prior to completion. Based on determining that the processing of the operation has been interrupted, current metadata of the processor is extracted. The metadata is stored in a location associated with the instruction and used to re-execute the instruction to resume forward processing of the instruction from where it was interrupted.

公开(公告)号：DE112018002032T5

公开(公告)日：2020-01-16

申请号：DE112018002032

申请日：2018-06-14

Applicant: IBM

Inventor： RECKTENWALD MARTIN ,  JACOBI CHRISTIAN ,  REICHART JOHANNES CHRISTIAN ,  HELMS MARKUS MICHAEL

IPC: G06F12/08

Abstract: Hierin offenbart ist ein virtuelles Cacheverzeichnis in einem Prozessor, der Adressübersetzungen beseitigt, wenn die virtuelle Adresse und die reale Adresse in dem Cacheverzeichnis dieselben sind. Der Prozessor ist konfiguriert, virtuellen Speicher und mehrere Threads zu unterstützen. Das virtuelle Cacheverzeichnis enthält eine Mehrzahl von Verzeichniseinträgen, jeder Eintrag ist einer Cachezeile zugeordnet. Jede Cachezeile besitzt ein Tag. Das Tag enthält eine logische Adresse, eine Adressraumkennung, einen Bitanzeiger einer realen Adresse und einen Anzeiger von virtueller Adresse zu realer Adresse. Dieser Anzeiger von virtueller Adresse zu realer Adresse zeigt an, ob die logische Adresse und die reale Adresse dieselben sind. Bei Aktivierung wird keine Adressübersetzung durchgeführt.

公开(公告)号：DE112018002028T5

公开(公告)日：2020-01-16

申请号：DE112018002028

申请日：2018-06-14

Applicant: IBM

Inventor： RECKTENWALD MARTIN ,  SAPORITO ANTHONY ,  JACOBI CHRISTIAN ,  TSAI AARON ,  REICHART JOHANNES CHRISTIAN ,  HELMS MARKUS MICHAEL ,  MAYER ULRICH

IPC: G06F12/08

Abstract: Offenbart hierin ist ein virtueller Cache und ein Verfahren in einem Prozessor zur Unterstützung von mehreren Threads auf derselben Cachezeile. Der Prozessor ist so konfiguriert, dass er einen virtuellen Speicher und mehrere Threads unterstützt. Das virtuelle Cacheverzeichnis enthält eine Vielzahl von Verzeichniseinträgen, wobei jeder Eintrag zu einer Cachezeile gehört. Jede Cachezeile hat ein entsprechendes Tag. Das Tag enthält eine logische Adresse, eine Adressraumkennung, einen Bitanzeiger für eine reale Adresse und ein threadweises Gültigkeitsbit für jeden Thread, der auf die Cachezeile zugreift. Wenn ein nachfolgender Thread feststellt, dass die Cachezeile für diesen Thread gültig ist, wird das Gültigkeitsbit für diesen Thread gesetzt, während beliebige Gültigkeitsbits für andere Threads nicht ungültig gemacht werden.

公开(公告)号：GB2507758A

公开(公告)日：2014-05-14

申请号：GB201220120

申请日：2012-11-08

Applicant: IBM

Inventor： TAST HANS-WERNER ,  RECKTENWALD MARTIN ,  HABERMANN CHRISTIAN ,  JACOBI CHRISTIAN

IPC: G06F12/08 ,  G06F12/0811 ,  G06F12/0817 ,  G06F12/0846 ,  G06F12/0875 ,  G06F12/0897

Abstract: A cache hierarchy for a data processing system comprises a first level instruction cache 12, a first level data cache 14, a second level instruction cache 22, a second level data cache 24 and a unified third level cache 30. The first level data cache makes requests to read data from both the level two caches. If the data is in the second level instruction cache and the request is for exclusive access, then the second level instruction cache requests exclusive ownership of the cache line from the third level cache and the cache line in the second level instruction cache is promoted to exclusive ownership. If the data is in neither second level cache, then the request is sent to the third level cache. In this case, the data is placed in the second and first level data caches.

公开(公告)号：SG11202102996YA

公开(公告)日：2021-04-29

申请号：SG11202102996Y

申请日：2019-11-05

Applicant: IBM

Inventor： GIAMEI BRUCE ,  RECKTENWALD MARTIN ,  SCHMIDT DONALD ,  SLEGEL TIMOTHY ,  PURANIK ADITYA ,  FARRELL MARK ,  JACOBI CHRISTIAN ,  BRADBURY JONATHAN ,  ZOELLIN CHRISTIAN

IPC: G06F9/30

Abstract: A Sort Lists instruction is provided to perform a sort and/or a merge operation. The instruction is an architected machine instruction of an instruction set architecture and is executed by a general-purpose processor of the computing environment. The executing includes sorting a plurality of input lists to obtain one or more sorted output lists, which are output.

公开(公告)号：CA3118173A1

公开(公告)日：2020-05-14

申请号：CA3118173

申请日：2019-11-05

Applicant: IBM

Inventor： GIAMEI BRUCE CONRAD ,  RECKTENWALD MARTIN ,  SCHMIDT DONALD WILLIAM ,  SLEGEL TIMOTHY ,  PURANIK ADITYA NITIN ,  FARRELL MARK ,  JACOBI CHRISTIAN ,  BRADBURY JONATHAN ,  ZOELLIN CHRISTIAN GERHARD

IPC: G06F9/30

Abstract: A Sort Lists instruction is provided to perform a sort and/or a merge operation. The instruction is an architected machine instruction of an instruction set architecture and is executed by a general-purpose processor of the computing environment. The executing includes sorting a plurality of input lists to obtain one or more sorted output lists, which are output.

公开(公告)号：DE112018003032T5

公开(公告)日：2020-03-26

申请号：DE112018003032

申请日：2018-06-14

Applicant: IBM

Inventor： RECKTENWALD MARTIN ,  TSAI AARON ,  JACOBI CHRISTIAN ,  SAPORITO ANTHONY ,  MAYER ULRICH

IPC: G06F12/08

Abstract: Hierin offenbart ist ein Verfahren zum Steuern eines Zugriffs auf einen Cachespeicher über eine effektive Adresse, die ein Markierungsfeld und ein Cachezeilen-Indexfeld aufweist. Das Verfahren weist auf: Aufteilen des Markierungsfeldes in eine erste Gruppe von Bits und eine zweite Gruppe von Bits. Die Zeilenindexbits und die erste Gruppe von Bits werden im Satzverzeichnis gesucht. Eine Satzkennung wird erzeugt, die den Satz angibt, der die jeweilige Cachezeile der effektiven Adresse enthält. Die Satzkennung, die Zeilenindexbits und die zweite Gruppe von Bits werden im Validierungsverzeichnis gesucht. Als Reaktion auf das Feststellen der Anwesenheit der Cachezeile in dem Satz auf Grundlage des zweiten Suchens wird ein Treffersignal erzeugt.

公开(公告)号：GB2528901A

公开(公告)日：2016-02-10

申请号：GB201413750

申请日：2014-08-04

Applicant: IBM

Inventor： BRANDT UWE ,  RECKTENWALD MARTIN ,  JACOBI CHRISTIAN ,  BILLECI MICHAEL

IPC: G06F11/07

Abstract: Performing an error recovery in response to determining an uncorrectable error in data stored in the memory system, storing the address of a memory location of the uncorrectable error in an address buffer and performing a recovery procedure for the processor core which may reset the processor core to a known status with correct data. When fetching data from a memory location and if it is determined that the address of this memory location is stored in the address buffer, moving the content of an entire cache line related to the address into a quarantine buffer of the processor core. When detecting an error in the data of the moved entire cache line, triggering a repair procedure for the data of this address which may be a special procedure to repair unrecoverable detected errors in data to be processed by a processor core.

公开(公告)号：GB2456677A

公开(公告)日：2009-07-29

申请号：GB0901180

申请日：2009-01-26

Applicant: IBM

Inventor： RECKTENWALD MARTIN ,  BILLECI MICHAEL

IPC: G06F11/22 ,  G06F11/36

Abstract: A method and a system is proposed for formatting trace arrays contents obtained by capturing trace data within trace arrays using a wrap back window during compression mode within which trace data are stored circularly. Following formatting bits are used: Array Wrap Flag (AWF) bit toggling between two values at each array wrap around when wrap back window is left; Wrap Back Counter (WBC) counting the number of wrap backs within the wrap back window. And the method comprises the steps of determining the number of AWF toggles within the trace array and accordingly unwrap the trace array contents by starting with the row of the trace array contents corresponding to the toggling of AWF and determining a row within wrap back window with WBC toggling and if present unwrap wrap back window by reordering the rows of the trace array contents according to an ascending order of the value from the WBC.