公开(公告)号：DE112012005014T5

公开(公告)日：2014-08-28

申请号：DE112012005014

申请日：2012-11-21

Applicant: IBM

Inventor： CARTER JOHN BRUCE ,  RETTER ERIC EUGENE ,  STUECHELI JEFFREY A ,  RAJAMANI KARTHICK ,  MEALEY BRUCE

IPC: G06F7/38 ,  G06F7/76

Abstract: Bereitgestellt werden Mechanismen zum Ausführen einer arithmetischen Gleitkommaoperation in einem Datenverarbeitungssystem. Eine Vielzahl von Gleitkommaoperanden der arithmetischen Gleitkommaoperation wird empfangen, und Bits in einer Mantisse von mindestens einem Gleitkommaoperanden aus der Vielzahl von Gleitkommaoperanden werden verschoben. Ein oder mehrere Bits der Mantisse, die aus dem Bitbereich der Mantisse von mindestens einem Gleitkommaoperanden heraus verschoben werden, werden gespeichert, und ein Vektorwert wird auf der Grundlage des bzw. der gespeicherten einen oder mehreren Bits der Mantisse erzeugt, die aus dem Bitbereich der Mantisse des mindestens einen Gleitkommaoperanden heraus verschoben werden. Ein Ergebniswert wird für die arithmetische Gleitkommaoperation auf der Grundlage des Vektorwerts und der Vielzahl von Gleitkommaoperanden erzeugt.

公开(公告)号：DE112012005014B4

公开(公告)日：2022-02-03

申请号：DE112012005014

申请日：2012-11-21

Applicant: IBM

Inventor： STUECHELI JEFFREY A ,  RETTER ERIC EUGENE ,  RAJAMANI KARTHICK ,  MEALEY BRUCE ,  CARTER JOHN BRUCE

IPC: G06F7/38 ,  G06F7/58 ,  G06F7/76

Abstract: Verfahren in einem Datenverarbeitungssystem zum Ausführen einer arithmetischen Gleitkommaoperation, wobei das Verfahren aufweist:in der Hardwarelogik des Datenverarbeitungssystems Empfangen einer Vielzahl von Gleitkommaoperanden der arithmetischen Gleitkommaoperation;durch die Hardwarelogik Verschieben von Bits in einer Mantisse von mindestens einem Gleitkommaoperanden aus der Vielzahl von Gleitkommaoperanden;durch die Hardwarelogik Speichern von einem oder mehreren Bits der Mantisse, die aus einem Bitbereich der Mantisse des mindestens einen Gleitkommaoperanden heraus verschoben werden;durch die Hardwarelogik Erzeugen eines Vektorwerts, der auf dem bzw. den gespeicherten einen oder mehreren Bits der Mantisse beruht, die aus dem Bitbereich der signifikanten Bits des mindestens einen Gleitkommaoperanden heraus verschoben werden; unddurch die Hardwarelogik Erzeugen eines Ergebniswerts für die arithmetische Gleitkommaoperation auf der Grundlage des Vektorwerts und der Vielzahl der Gleitkommaoperandenwobei das Speichern von einem oder mehreren Bits der Mantisse, die aus einem Bitbereich der Mantisse des mindestens einen Gleitkommaoperanden heraus verschoben werden, aufweist: Setzen von Bits an Bitpositionen eines Sonderregisters, die dem einen oder den mehreren Bits der Mantisse entsprechen, die aus dem Bitbereich der Mantisse heraus verschoben werdenwobei zu jeder Bitposition in dem Sonderregister ein anderes Wahrscheinlichkeitsgewicht gehört und wobei das Erzeugen des Vektorwerts auf der Grundlage des Speicherns von einem oder mehreren Bits der Mantisse, die aus dem Bitbereich der Mantisse des mindestens einen Gleitkommaoperanden heraus verschoben werden, aufweist: Erzeugen des Vektorwerts auf der Grundlage von Wahrscheinlichkeitsgewichten, die zu den Bitpositionen gehören, für die entsprechende Bitwerte in dem Sonderregister gesetzt sind.

公开(公告)号：GB2500964B

公开(公告)日：2014-06-11

申请号：GB201300936

申请日：2013-01-18

Applicant: IBM

Inventor： WILLIAMS DEREK EDWARD ,  GUTHRIE GUY LYNN ,  LE HIEN MINH ,  SHEN HUGH ,  STUECHELI JEFFREY A

IPC: G06F12/08 ,  G06F12/0831 ,  G06F12/0842

公开(公告)号：GB2512804B

公开(公告)日：2015-03-04

申请号：GB201414384

申请日：2013-01-23

Applicant: IBM

Inventor： WILLIAMS DEREK EDWARD ,  GUTHRIE GUY LYNN ,  LE HIEN MINH ,  STUECHELI JEFFREY A

IPC: G06F12/08 ,  G06F15/167

Abstract: A multiprocessor data processing system includes a plurality of cache memories including a cache memory. In response to the cache memory detecting a storage-modifying operation specifying a same target address as that of a first read-type operation being processed by the cache memory, the cache memory provides a retry response to the storage-modifying operation. In response to completion of the read-type operation, the cache memory enters a referee mode. While in the referee mode, the cache memory temporarily dynamically increases priority of any storage-modifying operation targeting the target address in relation to any second read-type operation targeting the target address.

公开(公告)号：GB2511986A

公开(公告)日：2014-09-17

申请号：GB201411244

申请日：2012-11-21

Applicant: IBM

Inventor： STUECHELI JEFFREY A ,  RETTER ERIC EUGENE ,  RAJAMANI KARTHICK ,  MEALEY BRUCE ,  CARTER JOHN BRUCE

IPC: G06F7/483 ,  G06F5/01

Abstract: Mechanisms are provided for performing a floating point arithmetic operation in a data processing system. A plurality of floating point operands of the floating point arithmetic operation are received and bits in a mantissa of at least one floating point operand of the plurality of floating point operands are shifted. One or more bits of the mantissa that are shifted outside a range of bits of the mantissa of at least one floating point operand are stored and a vector value is generated based on the stored one or more bits of the mantissa that are shifted outside of the range of bits of the mantissa of the at least one floating point operand. A resultant value is generated for the floating point arithmetic operation based on the vector value and the plurality of floating point operands.

公开(公告)号：GB2500964A

公开(公告)日：2013-10-09

申请号：GB201300936

申请日：2013-01-18

Applicant: IBM

Inventor： WILLIAMS DEREK EDWARD ,  GUTHRIE GUY LYNN ,  LE HIEN MINH ,  SHEN HUGH ,  STUECHELI JEFFREY A

IPC: G06F12/08 ,  G06F12/0831 ,  G06F12/0842

Abstract: Disclosed is a cache coherency protocol for multiprocessor data processing systems 104. The systems have a set of cache memories 230. A cache memory issues a read-type operation for a target cache line. While waiting for receipt of the target cache line, the cache memory monitors to detect a competing store-type operation for the target cache line. In response to receiving the target cache line, the cache memory installs the target cache line in the cache memory, and sets a coherency state of the target cache line installed in the cache memory based on whether the competing store-type operation is detected. The coherence state may be a first state indicating that the target cache line can source copies of the target cache line to requestors. In response to issuing the read-type operation, the cache memory receiving a coherence message indicating the state, wherein setting the coherence state for the target cache line comprises the cache memory setting the coherence state to the first state indicated by the coherence message if the competing store-type operation is not detected.