公开(公告)号：GB2516087A

公开(公告)日：2015-01-14

申请号：GB201312422

申请日：2013-07-11

Applicant: IBM

Inventor： NORTH GERAINT ,  STARKE WILLIAM ,  GUTHRIE GUY LYNN ,  WILLIAMS PHILLIP ,  SHEN HUGH ,  NAYAR NARESH

IPC: G06F12/08 ,  G06F9/455 ,  G06F11/14 ,  G06F11/20 ,  G06F12/0804 ,  G06F12/0806 ,  G06F12/0842 ,  G06F12/0891 ,  G06F12/0895

Abstract: A system comprises: a processor running a hypervisor for virtual machines (VMs) and multiple threads; a cache, e.g. a write-back cache; and a memory storing VM images for a differential check-pointing failover technique. Cache rows comprise a memory address, a cache line, an image modification flag, and a thread ID. A cache controller sets the modification flag (430) when a cache line is modified (420) by a backed-up VM (425). It also sets the thread ID of the thread corresponding to the backed-up VM and responsible for the modified cache line. Flagged cache lines addresses are written in a log of the memory upon eviction (440) or during periodic checkpoints. Replication of the VM image in another memory can be obtained by fetching the cache lines stored at the logged addresses. Using thread IDs in the logs allows the update of the correct VM memory image.

公开(公告)号：GB2516083A

公开(公告)日：2015-01-14

申请号：GB201312417

申请日：2013-07-11

Applicant: IBM

Inventor： NORTH GERAINT ,  STARKE WILLIAM ,  GUTHRIE GUY LYNN ,  WILLIAMS PHILIP ,  SHEN HUGH ,  NAYAR NARESH

IPC: G06F12/08 ,  G06F9/455 ,  G06F11/14 ,  G06F11/20 ,  G06F12/0804 ,  G06F12/0806 ,  G06F12/0875 ,  G06F12/0891 ,  G06F12/109 ,  G06F12/12

Abstract: A system comprises a processor running a hypervisor for virtual machines (VMs), a cache, e.g. a write-back cache, and a memory storing VM images for a differential check-pointing failover technique. The cache comprises rows having a memory address, a cache line, and an image modification flag. The modification flag is set (430) when a cache line is modified (420) by a backed-up VM (425), for which an image is saved in memory, while hypervisor actions in privilege mode do not set the flag. Flagged cache lines addresses are written in a log of the memory upon eviction (440) or during periodic checkpoints. Replication of the VM image in another memory can be obtained by fetching the cache lines stored at the logged addresses. Using the modification bit flag instead of dirty bit tags ensures that modified cache lines are written to the log without being flushed at the same time.

公开(公告)号：GB2500964A

公开(公告)日：2013-10-09

申请号：GB201300936

申请日：2013-01-18

Applicant: IBM

Inventor： WILLIAMS DEREK EDWARD ,  GUTHRIE GUY LYNN ,  LE HIEN MINH ,  SHEN HUGH ,  STUECHELI JEFFREY A

IPC: G06F12/08 ,  G06F12/0831 ,  G06F12/0842

Abstract: Disclosed is a cache coherency protocol for multiprocessor data processing systems 104. The systems have a set of cache memories 230. A cache memory issues a read-type operation for a target cache line. While waiting for receipt of the target cache line, the cache memory monitors to detect a competing store-type operation for the target cache line. In response to receiving the target cache line, the cache memory installs the target cache line in the cache memory, and sets a coherency state of the target cache line installed in the cache memory based on whether the competing store-type operation is detected. The coherence state may be a first state indicating that the target cache line can source copies of the target cache line to requestors. In response to issuing the read-type operation, the cache memory receiving a coherence message indicating the state, wherein setting the coherence state for the target cache line comprises the cache memory setting the coherence state to the first state indicated by the coherence message if the competing store-type operation is not detected.

公开(公告)号：DE102016222041A1

公开(公告)日：2017-06-22

申请号：DE102016222041

申请日：2016-11-10

Applicant: IBM

Inventor： GUTHRIE GUY L ,  SHEN HUGH ,  WILLIAMS DEREK E

IPC: G06F12/08

Abstract: In einem Multithread-Datenverarbeitungssystem mit einer Mehrzahl von Prozessorkernen werden speichermodifizierende Anforderungen von einer Mehrzahl von gleichzeitig ausführenden Hardware-Threads in einer gemeinsam genutzten Warteschlange empfangen. Die speichermodifizierenden Anforderungen enthalten eine Anforderung zum Ungültigmachen von Umsetzungen von einem initiierenden Hardware-Thread. Die Anforderung zum Ungültigmachen von Umsetzungen wird aus der gemeinsam genutzten Warteschlange entfernt und in einer Sidecar-Logik in einem von einer Mehrzahl von Sidecars gepuffert, von denen jeder jeweils einem der Mehrzahl von Hardware-Threads zugehörig ist. Während die Anforderung zum Ungültigmachen von Umsetzungen in dem Sidecar gepuffert wird, überträgt die Sidecar-Logik die Anforderung zum Ungültigmachen von Umsetzungen, sodass sie von der Mehrzahl von Prozessorkernen empfangen und verarbeitet wird. In Reaktion auf eine Bestätigung der Beendigung der Verarbeitung der Anforderung zum Ungültigmachen von Umsetzungen durch den initiierenden Prozessorkern entfernt die Sidecar-Logik die Anforderung zum Ungültigmachen von Umsetzungen aus dem Sidecar. Die Beendigung der Verarbeitung der Anforderung zum Ungültigmachen von Umsetzungen an allen der Mehrzahl von Prozessorkernen wird durch eine Rundsende-Synchronisierungsanforderung sichergestellt.

公开(公告)号：GB2500964B

公开(公告)日：2014-06-11

申请号：GB201300936

申请日：2013-01-18

Applicant: IBM

Inventor： WILLIAMS DEREK EDWARD ,  GUTHRIE GUY LYNN ,  LE HIEN MINH ,  SHEN HUGH ,  STUECHELI JEFFREY A

IPC: G06F12/08 ,  G06F12/0831 ,  G06F12/0842

公开(公告)号：DE112020005147T5

公开(公告)日：2022-07-14

申请号：DE112020005147

申请日：2020-11-25

Applicant: IBM

Inventor： WILLIAMS DEREK ,  GUTHRIE GUY ,  SHEN HUGH ,  MURRAY LUKE

IPC: G06F12/0806

Abstract: Ein Cache-Speicher enthält ein Daten-Array, ein Verzeichnis von Inhalten des Daten-Array, das Kohärenzzustandsinformationen angibt, und eine Snoop-Logik, die Operationen verarbeitet, die durch Bezugnahme auf das Daten-Array und das Verzeichnis von einer Systemstruktur gesnoopt werden. Als Antwort auf das Snooping einer Anforderung einer Lösch-/Bereinigungs-Speicherzugriffsoperation eines von einer Mehrzahl von Prozessorkernen, die eine Zieladresse angibt, in der Systemstruktur bedient die Snoop-Logik die Anforderung und geht danach in einen Referenzaktionsmodus über. Während sie sich in dem Referenzaktionsmodus befindet, schützt die Snoop-Logik einen Speicherblock, der durch die Zieladresse gekennzeichnet wird, vor konkurrierenden Speicherzugriffsanforderungen durch die Mehrzahl von Prozessorkernen, so dass keinem sonstigen Kohärenzteilnehmer gestattet wird, die Kohärenzeigentümerschaft des Speicherblocks zu übernehmen.

公开(公告)号：DE112020004672T5

公开(公告)日：2022-07-14

申请号：DE112020004672

申请日：2020-08-20

Applicant: IBM

Inventor： WILLIAMS DEREK ,  GUTHRIE GUY ,  SHEN HUGH

IPC: G06F3/06

Abstract: Ein Datenverarbeitungssystem umfasst mehrere Verarbeitungseinheiten, die mit einer Systemleitung mit einer Rundsende-Adressleitung und einer Datenleitung verbunden sind. Die Verarbeitungseinheit enthält einen Prozessorkern, der Speicherzugriffsanweisungen ausführt, und einen mit dem Prozessorkern verbundenen Cache, der zum Speichern von Daten für den Zugriff durch den Prozessorkern konfiguriert ist. Die Verarbeitungseinheit ist zum Rundsenden einer Cache-blockierten Schreibanforderung und von Schreibdaten für eine mit der Systemleitung verbundene Zieleinheit konfiguriert. Gemäß verschiedenen Ausführungsformen können die ursprüngliche Cache-blockierte Schreibanforderung und die Schreibdaten in derselben oder in verschiedenen Anforderungen auf der Adressleitung übertragen werden.

公开(公告)号：DE102013201079A1

公开(公告)日：2013-08-08

申请号：DE102013201079

申请日：2013-01-24

Applicant: IBM

Inventor： GUTHRIE GUY L ,  LE HIEN M ,  SHEN HUGH ,  STUECHELI JEFF A ,  WILLIAMS DEREK E

IPC: G06F12/08

Abstract: Ein Mehrprozessor-Datenverarbeitungssystem enthält eine Vielzahl von Cache-Speichern, darunter einen Cache-Speicher. Der Cache-Speicher gibt eine Operation des Lese-Typs für eine Ziel-Cache-Zeile aus. Während des Wartens auf den Empfang der Ziel-Cache-Zeile führt der Cache-Speicher eine Überwachung aus, um eine konkurrierende Operation des Speicher-Typs für die Ziel-Cache-Zeile zu erfassen. In Reaktion auf das Empfangen der Ziel-Cache-Zeile installiert der Cache-Speicher die Ziel-Cache-Zeile in dem Cache-Speicher und stellt einen Kohärenzzustand der Ziel-Cache-Zeile, die in dem Cache-Speicher installiert wurde, anhand der Tatsache ein, ob die konkurrierende Operation des Speicher-Typs erfasst wird.