中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

19 records (took 0.022 seconds)

    12.
    发明专利
    未知

    公开(公告)号：DE112004001321T5

    公开(公告)日：2006-06-01

    申请号：DE112004001321

    申请日：2004-07-02

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HILLINGER ANDREAS ,  LIAN JINGYU ,  NAGEL NICOLAS ,  BRUCHHAUS RAINER ,  GERNHARDT STEPHAN ,  WELLHAUSEN UWE ,  MOON BUM-KI ,  HORNIK KARL

    IPC: H01L21/02 ,  H01G4/06 ,  H01G4/12 ,  H01G4/33 ,  H01L21/8246 ,  H01L27/115

    Abstract: A multi-layer barrier for a ferroelectric capacitor includes an outdiffusion barrier layer permeable to both hydrogen and oxygen. The outdiffusion barrier layer covers the ferroelectric of the capacitor. Oxygen passes through the outdiffusion barrier layer into the ferroelectric during an oxygen anneal in order to repair damage to the ferroelectric caused during etching. The outdiffusion barrier layer reduces the decomposition of the ferroelectric by blocking molecules leaving the ferroelectric during the oxygen anneal. The multi-layer barrier also includes a hydrogen barrier layer deposited on the outdiffusion barrier layer after repair of the ferroelectric by the oxygen anneal. The hydrogen barrier layer allows the multi-layer barrier to block the passage of hydrogen into the ferroelectric during back-end processes.

    Verfahren zum Herstellen und Betreiben eines Halbleiterbauelents mit piezoelektrischem Stress-Liner
    15.
    发明专利
    Verfahren zum Herstellen und Betreiben eines Halbleiterbauelents mit piezoelektrischem Stress-Liner 未知

    公开(公告)号：DE102006062916B3

    公开(公告)日：2014-10-16

    申请号：DE102006062916

    申请日：2006-06-26

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： STIERSTORFER RUDOLF ,  HIERLEMANN MATTHIAS ,  LIAN JINGYU

    IPC: H01L21/8232 ,  H01L21/762 ,  H01L27/092 ,  H01L29/78

    Abstract: Verfahren zum Herstellen und Betreiben eines Halbleiterbauelements (100), wobei das Verfahren folgendes umfasst: Ausbilden eines Transistors (116, 118) an der Oberfläche eines Halbleiterkörpers (102); Ausbilden einer piezoelektrischen Schicht (110, 140) neben dem Transistor (116, 118), und elektrisches Koppeln mindestens eines Abschnitts der piezoelektrischen Schicht (110, 140) an einen Spannungsknoten, wobei der Spannungsknoten ein Signal führt, das bewirkt, dass die piezoelektrische Schicht (110, 140) in dem Transistor (116, 118) einen Stress verursacht, wenn der Transistor durchgeschaltet wird, wobei die Ladungsträgermobilität in dem verformten Transistor (116, 118) verbessert wird, und wobei das Ausbilden der piezoelektrischen Schicht (110) neben dem Transistor (116, 118) das Ausbilden der piezoelektrischen Schicht (110, 140) in einem Isolationsgraben (108) entlang des Transistors (116, 118) umfasst.

    Piezoelektrischer Stress-Liner für Masse und SOI
    16.
    发明专利
    Piezoelektrischer Stress-Liner für Masse und SOI 未知

    公开(公告)号：DE102006062917A1

    公开(公告)日：2011-11-10

    申请号：DE102006062917

    申请日：2006-06-26

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HIERLEMANN MATTHIAS ,  STIERSTORFER RUDOLF ,  LIAN JINGYU

    IPC: H01L27/092

    Abstract: Eine bevorzugte Ausführungsform der Erfindung stellt ein Halbleiterbauelement bereit. Ein bevorzugtes Bauelement umfasst einen n-Kanal-Transistor und einen p-Kanal-Transistor, in einem Halbleiterkörper angeordnet und eine piezoelektrische Schicht über dem n-Kanal-Transistor und dem p-Kanal-Transistor. Bei einer bevorzugten Ausführungsform der Erfindung ist die piezoelektrische Schicht auf ein erstes Potential an einem Abschnitt in der Nähe des n-Kanal-Transistors und auf ein zweites Potential als ein Abschnitt in der Nähe des p-Kanal-Transistors vorgespannt.

    18.
    发明专利
    未知

    公开(公告)号：DE102006029235A1

    公开(公告)日：2007-02-15

    申请号：DE102006029235

    申请日：2006-06-26

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HIERLEMANN MATTHIAS ,  LIAN JINGYU ,  STIERSTORFER RUDOLF

    IPC: H01L27/092

    Abstract: A preferred embodiment of the invention provides a semiconductor device. A preferred device comprises an n-channel transistor and a p-channel transistor disposed in a semiconductor body and a piezoelectric layer overlying the n-channel transistor and the p-channel transistor. In a preferred embodiment of the invention, the piezoelectric layer is biased to a first potential at a portion near the n-channel transistor and is biased to a second potential as a portion near the p-channel transistor.

Patent Agency Ranking