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    11.
    发明专利
    未知

    公开(公告)号：DE102006040281A1

    公开(公告)日：2007-03-22

    申请号：DE102006040281

    申请日：2006-08-29

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： PAK-CHUM SHUM DANNY ,  TILKE ARMIN ,  YAN JIANG

    IPC: H01L27/115 ,  G11C16/00 ,  H01L21/8247 ,  H01L27/12

    Abstract: Flash memory device structures and methods of manufacture thereof are disclosed. The flash memory devices are manufactured on silicon-on-insulator (SOI) substrates. Shallow trench isolation (STI) regions and the buried oxide layer of the SOI substrate are used to isolate adjacent devices from one another. The methods of manufacture require fewer lithography masks and may be implemented in stand-alone flash memory devices, embedded flash memory devices, and system on a chip (SoC) flash memory devices.

    Transistorbauteil
    12.
    发明专利
    Transistorbauteil 未知

    公开(公告)号：DE102023126381A1

    公开(公告)日：2025-03-27

    申请号：DE102023126381

    申请日：2023-09-27

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HELL MICHAEL ,  AICHINGER THOMAS ,  WEBER HANS ,  BERGNER WOLFGANG ,  TILKE ARMIN ,  ZIEMYS GRAZVYDAS ,  MIKHAYLOV ALEXEY ,  RESCHER GERALD

    IPC: H10D30/60 ,  H10D62/10 ,  H10D62/832 ,  H10D64/27

    Abstract: Ein Transistorbauelement wird offenbart. Das Transistorbauelement enthält einen Halbleiterkörper (100) und mehrere Transistorzellen (1). Jede Transistorzelle enthält ein Drift-Gebiet (11) und ein Source-Gebiet (13) eines ersten Dotierungstyps; ein Body-Gebiet (12) eines zum ersten Dotierungstyp komplementären zweiten Dotierungstyps; ein Feldformungsgebiet (31) vom zweiten Dotierungstyp, das mit dem Source-Knoten (S) verbunden ist; und eine Gate-Elektrode (21), die mit einem Gate-Knoten (G) verbunden ist. Die Gate-Elektrode (21) ist in einem Graben (23) angeordnet, der sich von einer ersten Oberfläche (101) in den Halbleiterkörper (100) hinein erstreckt, die Gate-Elektrode (21) ist durch ein Gate-Dielektrikum (22) von dem Body-Gebiet (12) dielektrisch isoliert, zumindest Abschnitte der Gate-Elektrode (21) sind durch ein Felddielektrikum (32) von dem Drift-Gebiet (11) dielektrisch isoliert, das Feldformungsgebiet (31) grenzt an den Graben (23) an, und das Felddielektrikum (32) weist ein High-k-Dielektrikum auf.

    TRANSISTORBAUELEMENT
    13.
    发明专利
    TRANSISTORBAUELEMENT 未知

    公开(公告)号：DE102023117853A1

    公开(公告)日：2025-01-09

    申请号：DE102023117853

    申请日：2023-07-06

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： AICHINGER THOMAS ,  BERGNER WOLFGANG ,  WEBER HANS ,  HELL MICHAEL ,  TILKE ARMIN ,  ZIEMYS GRAZVYDAS

    IPC: H10D30/60 ,  H10D62/832 ,  H10D84/83

    Abstract: Ein Transistorbauelement und ein Verfahren zum Herstellen eines Transistorbauelements werden offenbart. Das Transistorbauelement enthält einen Halbleiterkörper (100) und mehrere Transistorzellen (1). Jede Transistorzelle enthält: ein Drift-Gebiet (11), ein Body-Gebiet (12) und ein Source-Gebiet (13); eine Gate-Elektrode (21), die mit einem Gate-Knoten (G) verbunden ist; und eine Feldelektrode (31), die mit einem Source-Knoten (S) verbunden ist. Die Gate-Elektrode (21) ist durch ein Gate-Dielektrikum (22) von dem Body-Gebiet (12) dielektrisch isoliert und ist in einem ersten Graben (23), der sich von einer ersten Oberfläche (101) in den Halbleiterkörper (100) erstreckt, angeordnet. Die Feldelektrode (31) ist durch ein High-k-Dielektrikum (32) von dem Drift-Gebiet (11) dielektrisch isoliert und ist in einem zweiten Graben (33) angeordnet. Der zweite Graben (33) erstreckt sich von der ersten Oberfläche (101) in den Halbleiterkörper (100) und ist von dem ersten Graben (23) beabstandet, und die Feldelektrode (31) erstreckt sich zumindest so tief ) in den Halbleiterkörper (100) wie der erste Graben (23.

    Halbleiteranordnung mit Isoliergraben und Verfahren zu deren Herstellung
    14.
    发明专利
    Halbleiteranordnung mit Isoliergraben und Verfahren zu deren Herstellung 未知

    公开(公告)号：DE102006060996B4

    公开(公告)日：2014-05-22

    申请号：DE102006060996

    申请日：2006-12-20

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： STAPELMANN CHRIS ,  TILKE ARMIN

    IPC: H01L21/762 ,  H01L21/316 ,  H01L21/318

    Abstract: Verfahren zur Herstellung einer Halbleiteranordnung (250) mit den Schritten: Bereitstellen eines Werkstücks (202), wobei das Werkstück (202) eine obere Oberfläche aufweist; Ausbilden von zumindest einem Graben (208) im Werkstück (202), wobei der zumindest eine Graben (208) Seitenwände und eine Bodenoberfläche aufweist; Ausbilden eines dünnen Nitridliners (252) über den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens (208) und über der oberen Oberfläche des Werkstücks (202) mittels Atomlagenabscheidung, wobei der durch Atomlagenabscheidung aufgebrachte Nitridliner (252) zusammenhängend ist und eine Schichtdicke von höchstens 2,5 nm aufweist; Abscheiden eines Isoliermaterials (214) über der oberen Oberfläche des Werkstücks (202), wobei der zumindest eine Graben (208) mit Isoliermaterial (214) aufgefüllt wird; und Entfernen von zumindest einem Teilbereich des Isoliermaterials (214) von oberhalb der oberen Oberfläche des Werkstücks (202), wobei nach dem Entfernen des zumindest einen Teilbereichs des Isoliermaterials (214) von oberhalb der oberen Oberfläche des Werkstücks (202), der dünne Nitridliner (252) in dem zumindest einen Graben (208) zumindest koplanar mit der oberen Oberfläche des Werkstücks (202) ist und wobei der dünne Nitridliner (252) und das Isoliermaterial (214) einen Isolationsbereich (260; 270) der Halbleiteranordnung (250) ausbilden.

    15.
    发明专利
    未知

    公开(公告)号：AT517432T

    公开(公告)日：2011-08-15

    申请号：AT05743044

    申请日：2005-04-22

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： DAHL CLAUS ,  TILKE ARMIN

    IPC: H01L21/8249 ,  H01L21/331

    Abstract: Method for producing a planar spacer, an associated bipolar transistor and an associated BiCMOS circuit arrangement. The invention relates to a method for production of a planar spacer, of an associated bipolar transistor and of an associated BiCMOS circuit arrangement, in which first and second spacer layers are formed after the formation of a sacrificial mask on a mount substrate. A first anisotropic etching process of the second spacer layer is carried out to produce auxiliary spacers. A second anisotropic etching step is then carried out, in order to produce the planar spacers, using the auxiliary spacers as an etch mask.

    18.
    发明专利
    未知

    公开(公告)号：DE102006030647A1

    公开(公告)日：2007-02-01

    申请号：DE102006030647

    申请日：2006-07-03

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KNOEFLER ROMAN ,  TILKE ARMIN

    IPC: H01L21/8238 ,  C01B33/00 ,  H01L27/092

    Abstract: A semiconductor device includes a substrate that includes a first layer and a recrystallized layer on the first layer. The first layer has a first intrinsic stress and the recrystallized layer has a second intrinsic stress. A transistor is formed in the recrystallized layer. The transistor includes a source region, a drain region, and a charge carrier channel between the source and drain regions. The second intrinsic stress is aligned substantially parallel to the charge carrier channel.

    20.
    发明专利
    未知

    公开(公告)号：DE10306597B4

    公开(公告)日：2005-11-17

    申请号：DE10306597

    申请日：2003-02-17

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： TILKE ARMIN ,  KLEIN WOLFGANG

    IPC: H01L21/8222 ,  H01L27/082 ,  H01L29/08 ,  H01L29/732 ,  H01L29/73 ,  H01L21/331

    Abstract: A pn junction is formed between a semiconductor zone (113) and a semiconductor layer (111). Under the zone a buried semiconductor layer (101) is formed in which a recess (103) is provided containing a further semiconductor area (105) lower in he substrate than the buried layer and of the same doping type as the semiconductor layer. An independent claim is also included for a method of manufacture.

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