公开(公告)号：DE102014107748A1

公开(公告)日：2014-12-04

申请号：DE102014107748

申请日：2014-06-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： METZNER DIETER ,  RICKES THOMAS ,  WALLNER PAUL ,  WIDERIN PETER

IPC: H04L25/08 ,  H04L12/40

Abstract: Es wird eine elektrische Schaltung zum Treiben eines Busses beschrieben, welche eine Vielzahl von Zweigen, die mit wenigstens einer Signalleitung an einem Abschluss des Busses gekoppelt sind, und einen Sendedateneingang umfasst, der ausgelegt ist, Daten zu empfangen, welche die elektrische Schaltung über den Bus treibt. Die elektrische Schaltung umfasst auch eine mit dem Sendedateneingang gekoppelte Überstrom-Validierungseinheit, die ausgelegt ist, einen Überstromzustand, der an einem ersten Zweig der Vielzahl von Zweigen detektiert wird, wenigstens teilweise auf der Basis der Daten am Sendedateneingang zu validieren. Die elektrische Schaltung umfasst auch eine mit der Überstrom-Validierungseinheit gekoppelte Zweigsteuereinheit, die ausgelegt ist, wenigstens eine der Vielzahl von Zweigen als Antwort auf einen validierten Überstromzustand an dem ersten Zweig zu deaktivieren.

公开(公告)号：DE102006062725A1

公开(公告)日：2007-11-29

申请号：DE102006062725

申请日：2006-04-15

Applicant: INFINEON TECHNOLOGIES AG

Inventor： WALLNER PAUL ,  GREGORIUS PETER

IPC: G11C7/10 ,  G06F12/00 ,  G11C7/22

Abstract: The chip (100) has a memory cell block (102) for reading data, and an input circuit (103) for providing control signals for the block based on externally received command data. An output buffer (107) buffers the data read from the block. A timer (104) is provided to control the output buffer in such a manner that the output buffer releases the buffer data according to an adjustable time span after providing the control signals, where the chip determines a latency period from the provision of the control signals up to the availability of the read data. Independent claims are also included for the following: (1) a memory module (2) a memory system (3) a memory controller (4) a method for operating a memory system, memory module, memory controller and a memory chip.

公开(公告)号：DE102006017768A1

公开(公告)日：2007-10-18

申请号：DE102006017768

申请日：2006-04-15

Applicant: INFINEON TECHNOLOGIES AG

Inventor： WALLNER PAUL ,  DIETRICH STEFAN ,  GREGORIUS PETER

IPC: G11C7/10 ,  G11C7/22

公开(公告)号：DE102005040109A1

公开(公告)日：2007-03-15

申请号：DE102005040109

申请日：2005-08-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： WALLNER PAUL ,  SCHAEFER ANDRE ,  GREGORIUS PETER

IPC: G11C7/10

Abstract: A semiconductor memory system includes a semiconductor memory chip in which data, command, and address signals are transmitted serially between a memory controller and the semiconductor memory chip in signal frames in correspondence with a predetermined protocol. In a receive signal path within the semiconductor memory chip, a frame decoder for decoding the signal frames is arranged following a receiving interface device, and between the frame decoder and a memory core, an intermediate storage device is arranged which has a cell array including a multiplicity of memory cells, and an addressing and selector circuit to which address signals decoded by the frame decoder from command and/or write signal frames supplied by the memory controller are applied, for addressing the cell array and for selecting the write data to be written into the cell array and to be read out of the cell array.

公开(公告)号：DE102005005326A1

公开(公告)日：2006-08-10

申请号：DE102005005326

申请日：2005-02-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GREGORIUS PETER ,  WALLNER PAUL

IPC: G11C7/22 ,  G11C11/4076 ,  H03L7/081 ,  H04L7/033

Abstract: The device has an adjustment unit synchronizing sampled values, and a detection unit (16). A finite impulse response low pass filter (15) weights the values with coefficients, and uses the weighted values and sampled values of previous and consecutive sampled symbols to judge an instantaneous symbol and provides a data word. A decision unit compares the word and synchronized values with a decision level and generates a recovered data bit which is temporarily stored in a register. The phase-lock detection unit detects an adjusted state of the device and provides a corresponding detection signal.

公开(公告)号：DE102005001892A1

公开(公告)日：2006-07-27

申请号：DE102005001892

申请日：2005-01-14

Applicant: INFINEON TECHNOLOGIES AG

Inventor： WALLNER PAUL ,  GREGORIUS PETER ,  SCHLEDZ RALF

IPC: G11C11/4193 ,  G11C7/22 ,  G11C11/4076

Abstract: The invention relates to a controller for generating control signals (evload_o, odload_o, st_chgclk_o, clk_o , clkorfiford_i) synchronous with a continuous clock signal (clk_hr_i) input to it for a device ( 1 ) to be controlled synchronously with the clock signal (clk_hr_i), wherein the controller (SE) has: register means for registering at least one set signal (st_load_i, st_fiford_i), comprising a plurality of bit positions, counting means for counting edges of the clock signal (clk_hr_i) depending on one or a plurality of set signals respectively registered in the register means, and synchronization and output means for synchronizing a value counted by the counting means with the clock signal (clk_hr_i) and the registered set signal and outputting at least one of the control signals, wherein the register means, the counting means and the synchronization and output means are configured and connected to one another in such a way that the output control signal(s), depending on the respectively registered set signal, occupies (occupy) one of a plurality of temporal positions with a respective phase difference of an integral multiple of half a clock cycle synchronously with the leading or trailing edge of the clock signal. The controller can be applied in particular for controlling the synchronous parallel-serial converter for converting a parallel input signal comprising k bit positions into a serial output signal sequence synchronously with the clock signal (clk_hr_i), which converter is provided in a transmitting circuit in the interface circuit of a very fast DDR DRAM semiconductor memory component of the coming memory generation (e.g. DDR4).

公开(公告)号：DE102005051943A1

公开(公告)日：2006-07-06

申请号：DE102005051943

申请日：2005-10-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GREGORIUS PETER ,  RUCKERBAUER HERMANN ,  SAVIGNAC DOMINIQUE ,  SICHERT CHRISTIAN ,  WALLNER PAUL

IPC: G11C7/10

Abstract: The present invention relates to an integrated memory device including: memory cells arranged at wordlines and bitlines, wherein the memory cells are addressable in sets of 2 n bit, wherein n is an integer, a pre-fetch read unit to pre-fetch an addressed set of 2 n data bit in parallel from the addressed memory area, buffer memory to buffer the number of pre-fetched data bits; a number m of output ports to output the data bits buffered in the buffer memory; an output controller for controlling the outputting of the data bits buffered in the buffer memory to the number m of output ports in groups of m bits in one or a plurality of successive cycles, characterized in that the number m of output ports is different to any of the possible numbers 2 n of the sets of addressable memory cells.

公开(公告)号：DE102014107756B4

公开(公告)日：2018-04-12

申请号：DE102014107756

申请日：2014-06-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： METZNER DIETER ,  RICKES THOMAS ,  WALLNER PAUL ,  WIDERIN PETER

IPC: H04L12/407 ,  H04L12/26 ,  H04L12/40 ,  H04L25/08

Abstract: Elektrische Schaltung (12A–12N) zum Treiben eines Busses (14), umfassend: wenigstens einen Zweig (HSM, HSP, LSM, LSP), der mit wenigstens einer Signalleitung (16A–16N) an einem Abschluss (18) des Busses (14) gekoppelt ist; einen Sendedateneingang (50), der ausgelegt ist, Daten (TxD) zu empfangen, wobei die elektrische Schaltung (12A–12N) eingerichtet ist, die Daten (TxD) über den Bus (14) zu treiben; eine Strom-Detektionseinheit (64A–64D), die mit dem wenigstens einen Zweig (HSM, HSP, LSM, LSP) gekoppelt ist, wobei die Strom-Detektionseinheit (64A–64D) ausgelegt ist, einen Strom durch den wenigstens einen Zweig (HSM, HSP, LSM, LSP) zu detektieren; und eine Überstrombestimmungseinheit (66A–66D), die sowohl mit der Stromdetektionseinheit (64A–64D) als auch dem Sendedateneingang (50) gekoppelt ist, wobei die Überstrombestimmungseinheit (66A–66D) ausgelegt ist, einen Überstromzustand an dem wenigstens einen Zweig (HSM, HSP, LSM, LSP) auf der Basis des Stroms an dem wenigstens einen Zweig (HSM, HSP, LSM, LSP) und der Daten (TxD) an dem Sendedateneingang (50) zu bestimmen, dadurch gekennzeichnet, dass die Überstrom-Bestimmungseinheit (66A–66D) ausgelegt ist, den Überstromzustand zu einem Zeitpunkt zu bestimmen, der wenigstens eine vorherbestimmte Zeitspanne nach einer ersten Änderung der Daten (TxD) an dem Sendedateneingang (50) liegt, wobei die elektrische Schaltung (12A–12N) eine Takteinheit (54) aufweist, welche dazu eingerichtet ist, den Zeitpunkt zur Bestimmung des Überstromzustandes durch die Überstrom-Bestimmungseinheit (66A–66D) basierend auf der ersten Änderung der Daten (TxD) an dem Sendedateneingang (50) zu steuern.

公开(公告)号：DE102014101141A1

公开(公告)日：2014-08-07

申请号：DE102014101141

申请日：2014-01-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： METZNER DIETER ,  STREIBL MARTIN ,  WALLNER PAUL

IPC: H04L25/08

Abstract: Gemäß einer Ausführungsform gehört zu einem Empfänger eine erste Zustandsmaschine, die dazu ausgebildet ist, mit einem Bus verbunden zu werden. Die erste Zustandsmaschine ist dazu ausgebildet, zu ermitteln, dass ein erstes Ausgangssignal ein erstes Symbol ist, wenn ein erstes empfangenes Bussignal von einem ersten Buszustand in einen zweiten Buszustand übergeht und weniger als eine erste vorbestimmte Zeitdauer in dem zweiten Buszustand verbleibt, und dass das erste Ausgangssignal ein zweites Symbol ist, wenn ein erstes empfangenes Bussignal von einem ersten Buszustand in einen zweiten Buszustand übergeht und mindestens für die erste vorbestimmte Zeitdauer in dem zweiten Buszustand verbleibt.

公开(公告)号：DE102005042269B4

公开(公告)日：2008-09-18

申请号：DE102005042269

申请日：2005-09-06

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GREGORIUS PETER ,  RUCKERBAUER HERMANN ,  SAVIGNAC DOMINIQUE ,  SICHERT CHRISTIAN ,  WALLNER PAUL

IPC: G11C7/22

Abstract: The present invention relates to a memory system having a memory device with two clock lines. One embodiment of the present invention provides a memory system comprising at least one memory device, a memory controller to control operation of the memory device, a first clock line which extends from a write clock output of the memory controller to a clock port of the memory device to provide a clock signal to the memory device, and a second clock line which extends from the clock port of the memory device to a read clock input of the memory controller to forward the clock signal applied to the clock port of the memory device back to a read clock input of the memory controller. The memory device may further comprise a synchronization circuit adapted to receive the clock signal from the memory controller and to, provide an output data synchronized to the forwarded clock signal.